Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。
浅析基于Modelsim FLI接口的协同仿真
介绍了如何利用modelsim提供的FLI(Foreign Langu
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HDL ASIC
我们来做一个4选一的Mux的实验，首先是利用if…else语句来做，如下。
(由输入xsel来选择输出的路数xin0,xin1,xin2,xin3其一，输出yout)
Ex3:
input clk;
input xin0,xin1,xin2,xin3;
input[1:0] xsel;
output yout;
reg youtr;
always @ (posedge clk)
if(xsel == 2'b00) youtr <
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verilog RTL
这次要说明的一个问题是我在做一个480*320液晶驱动的过程中遇到的，先看一个简单的对比，然后再讨论不迟。
这个程序是在我的液晶驱动设计中提取出来的。假设是x_cnt不断的增加，8bit的x_cnt加一个周期回到0后，y_cnt加1，如此循环，本意是要让下面的dout信号只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1这个区间内为1，其它时刻内为0。一般而言会有如下两种描述，前者是时序逻辑，后者是组合逻辑。当然除了下面两种编码风格外，还可以有很
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verilog RTL
相信学过单片机的同学对I2C总线都不陌生吧，今天我们来学习怎么用verilog语言来实现它，并在FPGA学习版上显示。
i2c总线在近年来微电子通信控制领域广泛采用的一种新型的总线标准，他是同步通信的一种特殊方式，具有接口少，控制简单，器件封装形式小，通信速率高等优点。在主从通信中，可以有多个i2c总线器件同时接到i2c总线上，所有与i2c兼容的器件都有标准的接口，通过地址来识别通信对象，使他们可以经由i2c总线互相直接通信。
i2c总线由两条线控制，一条时钟线SCL，一条数据线SDA，这
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FPGA i2c verilog
一、关于HDL
1. HDL简介
HDL ： Hardware Discription Language 硬件描述语言，即描述FPGA/CPLD内部逻辑门的工作状态，来实现一定电路。
随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前硬件描述语言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各种语言有各种优势，根据业界应用而定。
2. VHDL和Verilog区别
在业界，VHDL和Veri
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FPGA Verilog
刚开始玩CPLD/FPGA开发板的时候使用的一块基于EPM240T100的板子，alter的这块芯片虽说功耗小体积小，但是资源还是很小的，你写点稍微复杂的程序，如果不注意coding style，很容易就溢出了。当时做一个三位数的解码基本就让我苦死了，对coding style的重要性也算是有一个比较深刻的认识了。
后来因为一直在玩xilinx的spartan3 xc3s400，这块芯片资源相当丰富，甚至于我在它里面缓存了一帧640*480*3/8BYTE的数据都没有问题(VGA显示用)。而最近
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FPGA verilog RTL
学习FPGA其实也不算久，开始的时候参考别人的代码并不多，大多是自己写的，那时候做时序逻辑多一些。参加了中嵌的培训班，一个多月的时间在熟悉ISE软件的使用以及verilog语法方面下了苦功，也参考了不少书，算是为自己打下了比较好的基础。因为那时候培训的方向是软件无线电方面的，所以做了很多有关的模块程序，之前的日志里也发表了很多，关键是一个兴趣，感觉仿真后看到自己的一个个算法思想得到实现真有成就感。后来停了一段时间，因为实在没有比较有意思的活干了。
直到前段时间开始使用SP306的开发板，然后会参
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FPGA verilog
图像传感器，或称感光元件，是一种将光学图像转换成电子信号的设备，它被广泛地应用在数码相机和其他电子光学设备中。早期的图像传感器采用模拟信号，如摄像管(video camera tube)。如今，图像传感器主要分为感光耦合元件(charge-coupled device, CCD)和互补式金属氧化物半导体有源像素传感器(CMOS Active pixel sensor)两种。本文介绍基于CMOS或CCD两种图像传感器的应用及技术文献，供大家参考。
基于USB传输及CMOS图像传感器的指纹识别仪的实
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Verilog HDL QuartusⅡ VHDL
上次看了一下关于乘法器的Verilog代码，有几个地方一直很迷惑，相信很多初学者看这段代码一定跟我当初一样，看得一头雾水，在网上也有一些网友提问，说这段代码不好理解，今天小墨同学就和大家一起来看一下这段代码，我会亲自在草稿纸上演算，尽量把过程写的详细些，让更多的人了解乘法器的设计思路。
下面是一段16位乘法器的代码，大家可以先浏览一下，之后我再做详细解释
module mux16(
clk,rst_n,
start,ain,bin,yout,done
);
inpu
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FPGA Verilog 时序逻辑
“FPGA目前非常火，各个高校也开了FPGA的课程，但是FPGA并不是每个人都适合，FPGA讲究的是一个入道，入什么道，入电子设计的道，就是说，这个过程，你得从电子设计开始，然后再学FPGA，而不是先从VHDL/Verilog开始，直接跳过数电模电。这一点非常重要，这涉及到你以后的发展高度的问题。我是过来人，我深刻体会到FPGA与数电模电的基础的深层次联系。对于本科生而言，你可以把FPGA当作业余兴趣，但不要把它当成今后的饭碗，你可以保持这个兴趣直到研究生读完。从我招聘的情况来看，做FPG
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FPGA Verilog SRAM
引言
数字滤波器是语音与图像处理、模式识别、雷达信号处理、频谱分析等应用中的一种基本的处理部件, 它能满足波器对幅度和相位特性的严格要求, 避免模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题。有限冲激响应(FIR)滤波器能在设计任意幅频特性的同时保证严格的线性相位特性。
1 FIR 数字滤波器
FIR 滤波器用当前和过去输入样值的加权和来形成它的输出, 如下所示的前馈差分方程所描述的。
FIR 滤波器又称为移动均值滤波器, 因为任何时间点的输出
关键字：
Verilog 数字滤波器
引言
数字滤波器是语音与图像处理、模式识别、雷达信号处理、频谱分析等应用中的一种基本的处理部件, 它能满足波器对幅度和相位特性的严格要求, 避免模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题。有限冲激响应(FIR)滤波器能在设计任意幅频特性的同时保证严格的线性相位特性。
1 FIR 数字滤波器
FIR 滤波器用当前和过去输入样值的加权和来形成它的输出, 如下所示的前馈差分方程所描述的。
FIR 滤波器又称为移动均值滤波器, 因为任何时间点的输出
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Verilog FIR 数字滤波器
9、关于任务和函数的小结，挑几点重要的说一下吧
(1)任务具有多个输入、输入/输出和输出变量，在任务重可以使用延迟、事件和时序控制结构，在任务重可以调用其它任务和函数。与任务不同，函数具有返回值，而且至少要有一个输入变量，而且在函数中不能使用延迟、事件和时序控制结构，函数可以条用函数，但是不能调用任务。
(2)在声明函数时，系统会自动的生成一个寄存器变量，函数的返回值通过这个寄存器返回到调用处。
(3)函数和任务都包含在设计层次中，可以通过层次名对他们实行调用。这句话什么意思啊?
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FPGA Verilog
我们接着上篇文章继续学习，上次提到了两种赋值语句，让我们接着往下学。
1、块语句
块语句包括两种，一个是顺序块，一个是并行块。
(1)顺序快
顺序快就好比C语言里的大括号“{ }”，在Verilog语法中，用begin…end代替。这里只需要知道，在begin…end中间的语句是顺序执行的就行了。
(2)并行块
并行块可以算是一个新的知识点，与顺序块最大的不同就是并行块中的语句是同时开始执行的，要想控制语句的先后顺
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FPGA Verilog
这几天复习了一下Verilog的语法知识，就借此写写我对这些东西的想法吧。感觉呢，是和C语言差不多，具有C语言基础的朋友学起来应该没什么问题，和C语言相同的地方就不说了吧，重点说一下不同点吧。
1、模块的结构
模块呢，是Verilog的基本设计单元，它主要是由两部分组成，一个是接口，另一个是逻辑。下面举一个小例子说明一下：
module xiaomo (a,b,c,d);
input a,b;
output c,d;
assign c=a|b;
assign
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FPGA Verilog
verilog hdl介绍
Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Aut [
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