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CY7C68013与FPGA接口的Verilog HDL实现

0 引言USB(通用串行总线)是英特尔、微软、IBM、康柏等公司1994年联合制定的一种通用串行总线规范，它解决了与网络通信问题，而且端口扩展性能好、容易使用。最新的USB2.0支持3种速率：低速1.5 Mbit/s，全速12 Mbit/
关键字： Verilog C68013 68013 FPGA

基于XCR3032的大容量FLASH存储器接口设计

摘要：提出一种使用Xilinx公司生产的低功耗CPLD芯片XCR3032来实现微控制器与大容量FLASH存储器相接口的...
关键字： XCR3032 FLASH存储器 K9K1G08U0M Verilog HDL

verilog PS2键盘解码源程序

之前探讨过PS/2键盘编解码以及数据传输协议，这次自己动手实现了利用FPGA接收键盘编码，然后通过串口传输到PC。做的比较简单，只是通过FPGA把大写字母A-Z转换成相应的ASCII码，只要字母按键被按下，就能在串口调试助
关键字：源程序解码键盘 PS2 verilog

学习FPGA应注意的问题

FPGA的基础就是数字电路和HDL语言，想学好FPGA的人，建议床头都有一本数字电路的书，不管是哪个版本的，这个是基础，多了解也有助于形成硬件设计的思想。在语言方面，建议初学者学习Verilog语言，VHDL语言语法规范严格，调试起来很慢，Verilog语言容易上手，而且，一般大型企业都是用Verilog语言。
关键字：赛灵思 FPGA HDL

FPGA入门知识

目前以硬件描述语言(Verilog 或 VHDL)所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT)或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器(Flip-flop)或者其他更加完整的记忆块。
关键字：赛灵思 FPGA Verilog

基于Verilog HDL的I2C总线分析器

提出了采用VerilogHDL设计I2C总线分析器的方法，该I2C总线分析器支持三种不同的工作模式：被动、主机和从...
关键字： Verilog HDL I2C总线分析器

Verilog HDL阻塞属性探究及其应用

Verilog HDL中，有两种过程赋值方式，即阻塞赋值(blocking)和非阻塞赋值(nonblocking)。阻塞赋值执行时，RHS(right hand statement)估值与更新LHS(left hand statement)值一次执行完成，计算完毕，立即更新。在执行时
关键字： Verilog HDL 阻塞属性

基于Verilog硬件描述语言的AES密码算法实现

　　0 引言　　密码模块是安全保密系统的重要组成部分，其核心任务就是加/解密数据。目前，分组密码算法AES以 ...
关键字： Verilog AES密码算法

基于Verilog HDL滤波器的设计

　现代计算机和通信系统中广泛采用数字信号处理的技术和方法，其基本思路是先把信号用一系列的数字来表示，然后对这些数字信号进行各种快速的数学运算。其目的是多种多样的，有的是为了加密，有的是为了去掉噪声等无
关键字：设计滤波器 HDL Verilog 基于

基于Verilog简易UART的FPGA/CPLD实现

基于Verilog简易UART的FPGA/CPLD实现,目标：在xo640上实现一个简单的Uart，能够解析串口数据，并在寄存器中存储，用FIFO实现数据的传递。那么后期可以通过开发板上的串口经CPLD访问各种数据。比如PC=CPLD=EEPROM等等，极大方便后期的开发和调试。
关键字： FPGA/CPLD 实现 UART 简易 Verilog 基于

博客园正式支持Verilog语法着色功能

博客园正式支持Verilog语法着色功能,以前在贴Verilog代码时，都只能挑C++或者C#的语法着色，但两者的主题词毕竟不太一样，透过dudu的帮助，我将Verilog 2001年的主题词加上了，现在博客园也能漂亮的显示Verilog代码了!!介绍
以下是个典型的Verilog代码
关键字：着色功能语法 Verilog 正式支持博客

智能卡控制器IP核的设计与实现

摘要：本文介绍了一款兼容ISO7816-3协议的智能卡控制器IP核。该IP核能实现对智能卡的探测、电源管理、复位和...
关键字： ASIC ISO7816 智能卡 IP核 Verilog 语言

ST-BUS总线接口模块的Verilog HDL设计

ST-BUS总线接口模块的Verilog HDL设计,ST-BUS是广泛应用于E1通信设备内部的一种模块间通信总线。结合某专用通信系统E1接口转换板的设计，本文对ST-BUS总线进行了介绍，讨论了ST-BUS总线接口收发模块的设计方法，给出了Verilog HDL实现和模块的时序仿真图。
关键字： HDL 设计 Verilog 模块总线接口 ST-BUS

赛灵思Verilog(FPGA/CPLD)设计小技巧

以下是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度...
关键字： FPGA 赛灵思 Verilog CPLD

verilog中阻塞赋值和非阻塞赋值

verilog中阻塞赋值和非阻塞赋值,阻塞和非阻塞语句作为verilog HDL语言的最大难点之一，一直困扰着FPGA设计者，即使是一个颇富经验的设计工程师，也很容易在这个点上犯下一些不必要的错误。阻塞和非阻塞可以说是血脉相连，但是又有着本质的差别。理解
关键字：阻塞 verilog

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verilog hdl介绍

Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。　　Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Aut [ 查看详细 ]

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