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基于FPGA的自适应均衡器的研究与设计

摘要：近年来，自适应均衡技术在通信系统中的应用日益广泛，利用自适应均衡技术在多径环境中可以有效地提高数字接收机的性能。为了适应宽带数字接收机的高速率特点，本文阐述了自适应均衡器的原理并对其进行改进。最
关键字：自适应均衡器宽带数字接收机 FPGA Verilog HDL

Verilog HDL设计进阶：有限状态机的设计原理及其代码风格

由于Verilog HDL和 VHDL 行为描述用于综合的历史还只有短短的几年，可综合风格的Verilog HDL 和VHDL的语法只是它们各自语言的一个子集。又由于HDL的可综合性研究近年来非常活跃，可综合子集的国际标准目前尚未最后形
关键字： Verilog HDL 进阶代码

Verilog HDL硬件描述语言：task和function说明语句的区别

task和function说明语句的区别task和function说明语句分别用来定义任务和函数。利用任务和函数可以把一个很大的程序模块分解成许多较小的任务和函数便于理解和调试。输入、输出和总线信号的值可以传入或传出任务和函
关键字： function Verilog task HDL

对 Verilog 和 VHDL 说再见！

上周我跟我同事说，“ 两种语言阻碍了嵌入式系统开发人员和软件工程师借助Zynq SOCs来提升系统性能。”那就是“Verilog” 和 “VHDL”正如期待那样，这已经得到了解决—因为SD
关键字： Verilog VHDL SDSoC

基于FPGA的高速长线阵CCD驱动电路

高速长线阵CCD(电荷耦合器)具有低功耗，小体积，高精度等优势，广泛应用于航天退扫系统中的图像数据采集。而CCD驱动电路设计是CCD正常工作的关键问题之一，CCD驱动信号时序是一组相位要求严格的脉冲信号，只有时序信
关键字： CCD 线阵 FPGA verilog HDL

基于Verilog HDL的SVPWM算法的设计与仿真

摘要：空间矢量脉宽调制算法是电压型逆变器控制方面的研究热点，广泛应用于三相电力系统中。基于硬件的FPGA/CPLD芯片能满足该算法对处理速度、实时性、可靠性较高的要求，本文利用Verilog HDL实现空间矢量脉宽调制算
关键字：同步电动机电压型逆变器 Verilog HDL

一种高效网络接口的设计

为了得到比传统片上网络的网络资源接口(NI)更高的数据传输效率和更加稳定的数据传输效果，提出了一种新的高效网络接口的设计方法，并采用Verilog HDL语言对相关模块进行编程，实现了高效传输功能，同时又满足核内路由的设计要求。最终通过仿真软件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了满足设计要求的仿真结果。
关键字：片上网络网络资源接口核内路由 Verilog HDL

基于Xilinx V5的DDR2数据解析功能实现

基于Xilinx V5的DDR2数据解析功能实现,摘要：介绍了一种基于Xilinx V5芯片的硬件板卡上，利用Verilog硬件编程语言，来实现DDR2对数据文件解析的目的：分析了CPCI总线与FPGA之间的通信特点;然后根据收到的数据文件要求，介绍了DDR2的使用方法;最后介绍了对
关键字： Xilinx Verilog DDR2 数据解析信号波形

基于CPLD的LCD1602显示系统设计与实现

摘要：为了提高LCD1602显示效果，增强抗扰能力，文章基于TOP2812开发板，依据LCD1602操作时序要求，在开发板CPLD部分实现了LCD1602显示系统的设计。文中对
关键字： LCD1602 显示系统时序 Vetilog HDL

混合同余法产生随机噪声的FPGA实现

混合同余法产生随机噪声的FPGA实现,摘要：随着电子对抗技术的快速发展，在有源式干扰机中需要用到数字高斯白噪声。通过对混合同余法产生随机序列的原理研究，本文提出了一种利用FPGA产生高斯白噪声的方法。该方法在PC主控端的控制下，采用ROM查找表的方
关键字：高斯白噪声混合同余法 FPGA Verilog HDL

【E课堂】verilog之可综合与不可综合

　　可综合的意思是说所编写的代码可以对应成具体的电路，不可综合就是所写代码没有对应的电路结构，例如行为级语法就是一种不可综合的代码，通常用于写仿真测试文件。　　建立可综合模型时，需注意以下几点：　　不使用initial　　不使用#10之类的延时语句　　不使用循环次数不确定的循环语句，如forever，while等　　不使用用户自定义原语(UDP元件)　　尽量使用同步方式设计电路　　用always块来描述组合逻辑时，应列出所有输入信号作为敏感信号列表，即always@(*)　　所有的内部寄存器都应该能够被复
关键字： verilog FPGA

D触发器Verilog描述

　　//基本D触发器　　module D_EF(Q,D,CLK)　　input D,CLK;　　output Q;　　reg Q; //在always语句中被赋值的信号要声明为reg类型寄存器定义　　always @ (posedge CLK) //上升沿，下降沿用negedge表示，^_^ 需要记忆　　begin Q <= D; end　　endm
关键字： D触发器 Verilog

数字电路设计入门之数字设计的任务和两项基本功

　　这次我们讲一讲如何入门学习硬件描述语言和数字逻辑电路;学习数字逻辑电路，我推荐的一本书就是--《数字设计-原理与实践》，其他的深入点可以看看《完整数字设计》;而对于硬件描述语言呢?有两个原则，一个是买书的原则，一个是看书的原则。首先，你必须买两类书，一类是语法书，平常使用的时候可以查一查某些语法;一类是，对语言的使用的讲解和使用的方法(如何书写RTL，如何设计电路，如何调试代码，使用仿真器等);我用过一年的VHDL和两年的Verilog;作为过来人，我想介绍一些比较好的书给入门者，避免大家走弯路。
关键字： VHDL Verilog

数字电路设计入门之数字设计的任务和两项基本功

　　这次我们讲一讲如何入门学习硬件描述语言和数字逻辑电路;学习数字逻辑电路，我推荐的一本书就是--《数字设计-原理与实践》，其他的深入点可以看看《完整数字设计》;而对于硬件描述语言呢?有两个原则，一个是买书的原则，一个是看书的原则。首先，你必须买两类书，一类是语法书，平常使用的时候可以查一查某些语法;一类是，对语言的使用的讲解和使用的方法(如何书写RTL，如何设计电路，如何调试代码，使用仿真器等);我用过一年的VHDL和两年的Verilog;作为过来人，我想介绍一些比较好的书给入门者，避免大家走弯路。
关键字： Verilog RTL

新一代IC设计聚焦改善混合信号验证技术

　　IC设计业界目前正研究如何统合Verilog-AMS与IEEE 1800标准的SystemVerilog，或导入模拟混合信号(AMS)成为新的SystemVerilog-AMS标准。　　目前四大验证语言标准有Verilog-A与Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS为最新标准，但仍需数年研究才能供业界使用。　　根据智财标准设立组织Accellera官网，许多研究正如火如荼进行，聚焦新功能与产
关键字： IC设计 Verilog

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verilog hdl介绍

Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。　　Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Aut [ 查看详细 ]

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