1 MicroBlaze的体系结构
MicroBlaze采用功能强大的32位流水线结构，包含32个32位通用寄存器和1个可选的32位移位器，时钟频率可达150 MHz;在Virrex一4 FPGA上运行速率高达120 DMIPS，仅占用Virtex—II Pro FPGA中的950个逻辑单元。MicroBlaze软核的结构框图如图1所示。它具有以下基本特征：
①32个32位通用寄存器和2个专用寄存器(程序计数器和状态标志寄存器)。
②32位指令系统，支持3个操作数和2种寻
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MicroBlaze GPIO FPGA
引 言
RFID 技术是从 20 世纪 80 年代走向成熟的一项自动识别技术，近年来发展十分迅速。 目前，在全世界，基于 RFID 技术的电子标签，使用已经 非常广泛了，这主要取决于它的特性，RFID 标签可以使用在几乎所有的物理对象上。RFID 技术在 工业自动化，物体跟踪，交通运输控制管理，防伪校园卡，电子钱包，行李标签，收费系统，医用装 置，电子物品的监控和军事用途等方面已经得到了广泛的应用。例如第二代居民身份证，使用基于 ISO/IEC4443-B 标准的 13.56 MHz 电子标签，
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Microblaze RFID阅读器 FPGA FIFO
SOPC技术的发展，给仿真器指出了新的发展方向。所谓SOPC技术，就是指用可编程技术将整个系统放在一块硅片上。在传统设计中电路级相互独立的各个系统被集成到一块FPGA芯片中。
SOPC的可重用性是一种先进的设计思想。为了降低用户的负担，避免重复劳动，将一些在数字电路中常用但比较复杂的功能模块，比如SDRAM控制器等，设计成可修改参数的模块，用户在设计系统时可以直接调用这些模块。这些特定的功能模块被称为IPcore(知识产权核)。由于IPcore通常是很成熟的，因此降低了开发风险。
本文利用
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SOPC JTAG FPGA
引言
针对需要切换多个FPGA配置码流的场合， Xilinx公司提出了一种名为System ACE的解决方案，它利用CF(Compact Flash)存储卡来替代配置用PROM，用专门的ACE控制芯片完成CF卡的读写，上位机软件生成专用的ACE文件并下载到CF存储卡中，上电后通过ACE控制芯片实现不同配置码流间的切换[1]。
System ACE的解决方案需要购买CF存储卡和专用的ACE控制芯片，增加了系统搭建成本和耗费了更多空间，而且该方案只能实现最多8个配置文件的切换，在面对更多个配置
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Flash JTAG FPGA
“FPGA目前非常火，各个高校也开了FPGA的课程，但是FPGA并不是每个人都适合，FPGA讲究的是一个入道，入什么道，入电子设计的道，就是说，这个过程，你得从电子设计开始，然后再学FPGA，而不是先从VHDL/Verilog开始，直接跳过数电模电。这一点非常重要，这涉及到你以后的发展高度的问题。我是过来人，我深刻体会到FPGA与数电模电的基础的深层次联系。对于本科生而言，你可以把FPGA当作业余兴趣，但不要把它当成今后的饭碗，你可以保持这个兴趣直到研究生读完。从我招聘的情况来看，做FPG
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FPGA Verilog SRAM
Altera公司今天宣布，奥迪的高级辅助驾驶系统(ADAS)选用其SoC现场可编程门阵列(FPGA)，实现量产。奥迪是自动驾驶汽车技术的领先者，奥地利高科技公司TTTech则是奥迪中央辅助驾驶控制单元zFAS的核心开发合作伙伴，他们选择了Altera® Cyclone® V SoC FPGA帮助提高其系统性能，突出奥迪在导航驾驶和驻车方面的优势，而这些是专用标准产品(ASSP)解决方案无法实现的。
Altera的Cyclone V SoC FPGA结合了可编程逻辑和双核ARM C
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Altera SoC FPGA
数字滤波器作为数字信号处理技术的重要组成部分之一,已广泛应用于信号分离、恢复、整形等重要场合。在工程实践中,往往要求对信号处理要有实时性和灵活性,而基于FPGA的FIR滤波器因其严格的线性相位和简单的设计步骤而应用广泛。本文不仅对基于FPGA设计的FIR滤波器进行了简单的误差分析,包括绝对误差与相对误差分析;而且还做出了该滤波器的频谱,通过与MATLAB中仿真出的频谱进行比较分析,验证了该滤波器在工程应用中是适应的,满足了设计的要求。
基于FPGA的FIR滤波器的误差分析.pdf
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FPGA FIR滤波器
实现数字化是控制系统的重要发展方向，而数字信号处理已在通信、语音、图像、自动控制、雷达、军事、航空航天等领域广泛应用。数字信号处理方法通常涉及变换、滤波、频谱分析、编码解码等处理。数字滤波是重要环节，它能满足滤波器对幅度和相位特性的严格要求，克服模拟滤波器所无法解决的电压和温度漂移以及噪声等问题。而有限冲激响应FIR滤波器在设计任意幅频特性的同时能够保证严格的线性相位特性。利用FPGA可以重复配置高精度的FIR滤波器，使用VHDL硬件描述语言改变滤波器的系数和阶数，并能实现大量的卷积运算算法。结合MA
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FPGA FIR 数字滤波器
1 引言
抽取滤波器广泛应用在数字接收领域,是数字下变频器的核心部分。目前,抽取滤波器的实现方法有3种：单片通用数字滤波器集成电路、DSP和可编程逻辑器件。使用单片通用数字滤波器很方便,但字长和阶数的规格较少,不能完全满足实际需要。使用DSP虽然简单,但程序要顺序执行,执行速度必然慢。现场可编程门阵列(FPGA)有着规整的内部逻辑阵列和丰富的连线资源,特别适用于数字信号处理,但长期以来,用FPGA实现抽取滤波器比较复杂,其原因主要是FPGA中缺乏实现乘法运算的有效结构。现在,FPGA集成了乘法器
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FPGA 抽取滤波器
O 引言
二维有限长单位脉冲响应滤波器(2D—FIR)用于对二维信号的处理，如在通信领域中广泛采用2D-FIR完成对I、Q两支路基带信号的滤波[1]。由于涉及大量复数运算并且实时性要求高，如果不对算法作优化在技术上很难实现。目前主要设计方案是利用FPGA厂商提供的一维FIR知识产权核(IP)，组成二维滤波器[2]。这种方案没有考滤复数运算的特点，不可能在算法上优化，而且IP核的内部代码是不可修改的，因此在不同厂商的器件上不可移植。2D_FIR的复数运算都需转成实数运算来实现的，而其中
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FIR滤波器 FPGA
0 引言
传统数字滤波器硬件的实现主要采用专用集成电路(ASIC)和数字信号处理器(DSP)来实现。FPGA内部的功能块中采用了SRAM的查找表(lo-ok up table，LUT)结构，这种结构特别适用于并行处理结构，相对于传统方法来说，其并行度和扩展性都很好，它逐渐成为构造可编程高性能算法结构的新选择。
分布式算法是一种适合FPGA设计的乘加运算，由于FPGA中硬件乘法器资源有限，直接应运乘法会消耗大量的资源。本文利用了丰富的存储器资源进行查找表运算，设计了一种基于分布式算法低通FI
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FPGA 滤波器 DSP
本文简要介绍了FIR数字滤波器的结构特点和基本原理，提出基于FPGA和DSP Builder的FIR数字滤波器的基本设计流程和实现方案。
在Matlab/Simulink环境下，采用DSP Builder模块搭建FIR模型，根据FDATool工具对FIR滤波器进行了设计，然后进行系统级仿真和ModelSim功能仿真，其仿真结果表明其数字滤波器的滤波效果良好。通过SignalCompiler把模型转换成VHDL语言加入到FPGA的硬件设计中，从QuartusⅡ软件中的虚拟逻辑分析工具SignalT
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FPGA FIR 数字滤波器
9、关于任务和函数的小结，挑几点重要的说一下吧
(1)任务具有多个输入、输入/输出和输出变量，在任务重可以使用延迟、事件和时序控制结构，在任务重可以调用其它任务和函数。与任务不同，函数具有返回值，而且至少要有一个输入变量，而且在函数中不能使用延迟、事件和时序控制结构，函数可以条用函数，但是不能调用任务。
(2)在声明函数时，系统会自动的生成一个寄存器变量，函数的返回值通过这个寄存器返回到调用处。
(3)函数和任务都包含在设计层次中，可以通过层次名对他们实行调用。这句话什么意思啊?
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FPGA Verilog
我们接着上篇文章继续学习，上次提到了两种赋值语句，让我们接着往下学。
1、块语句
块语句包括两种，一个是顺序块，一个是并行块。
(1)顺序快
顺序快就好比C语言里的大括号“{ }”，在Verilog语法中，用begin…end代替。这里只需要知道，在begin…end中间的语句是顺序执行的就行了。
(2)并行块
并行块可以算是一个新的知识点，与顺序块最大的不同就是并行块中的语句是同时开始执行的，要想控制语句的先后顺
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FPGA Verilog
这几天复习了一下Verilog的语法知识，就借此写写我对这些东西的想法吧。感觉呢，是和C语言差不多，具有C语言基础的朋友学起来应该没什么问题，和C语言相同的地方就不说了吧，重点说一下不同点吧。
1、模块的结构
模块呢，是Verilog的基本设计单元，它主要是由两部分组成，一个是接口，另一个是逻辑。下面举一个小例子说明一下：
module xiaomo (a,b,c,d);
input a,b;
output c,d;
assign c=a|b;
assign
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FPGA Verilog
spartan.fpga介绍
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