Allegro MicroSystems, LLC发布全新四路DMOS全桥式驱动器IC A5988，它能够驱动多达两个步进电机或四个直流电机，每一全桥式输出额定值可达1.6A和40V。A5988集成有固定停机时间脉宽调制(PWM)电流稳压器，以及2位非线性DAC(数模转换器)，可允许步进电机以整步、半步、以及四分之一步进模式控制，直流电机则能够以正转、反转及自由停机模式(coast modes)控制。PWM电流稳压器采用了Allegro™已获专利的混合衰减模式，以减轻可闻电机噪声、提高步进
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Allegro A5988
Allegro MicroSystems, LLC推出两款全新可调高频率DC-DC降压开关稳压器产品，它们集成有高边功率MOSFET，能够理想满足最新信息娱乐系统的电源需求。Allegro公司的A8586具有高达2.5A的输出电流，而A8587的最高输出电流为2.0A。两款产品均符合AEC-Q100要求，并集成有电流模式控制功能用于快速瞬态响应。两款器件均具有3.8V至 36V的宽输入电压范围，适用于包括汽车输入环境等多种降压应用。低至30μA的静态工作电流有利于电池驱动
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Allegro LLC
ARM®今日宣布加强在中国的战略部署，与重庆市政府、重庆仙桃数据谷达成多项协议，建立合作计划，共同推进重庆仙桃数据谷电子产业创新生态圈建设。当日，双方共同为位于仙桃数据谷的ARM生态产业园揭幕;并宣布成立重庆地区ARM生态集成电路人才培养与产学研协同创新联盟，建立重庆ARM生态产业技术人才实训中心;此外，由ARM和中科创达共同投资的创业加速器安创空间宣布其重庆公司开业，正式落户重庆仙桃数据谷ARM生态产业园。
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ARM Cadence
Cadence设计系统公司今日宣布，正式交付完整的数字与签核参考流程，用于Imagination Technologies (IMG.L)公司PowerVR Series7图形处理单元(GPU)。采用此高度集成的Cadence® 参考流程，550万实例的完整合成与设计实现可在2.5天完成。对比上一代Cadence设计流程，产品开发设计时间缩短1倍以上。同时，采纳新参考流程后，芯片面积平均缩小3%，Imagination最复杂的组块面积可缩小达7%。
此参考流程操作简单，仅需单次执行;同时
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Cadence GPU
Cadence作为全球EDA电子设计自动化领导厂商，其Palladium平台自2001年推出以来，给众多系统芯片开发商在提高设计水平、验证以前无法实现的性能与扩展性方面带来了巨大的帮助。今天，Cadence正式推出Cadence Palladium Z1企业级硬件仿真加速平台。 Palladium Z1：业内第一个数据中心级硬件仿真加速器 据介绍，这是业内第一个数据中心级硬件仿真加速器，仿真处理能力是上一代产品(Palladium XP II)的5
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Cadence Palladium
两岸的IC设计公司在先进制程节点晶片设计和其复杂度的进展令全球半导体界瞩目。于此同时，对领先EDA工具的需求也持续上升。
Cadence在今年上半年推出了Innovus设计实现系统，称其为新一代的实体设计实现解决方案，使系统开发人员能够在先进的16/14/10奈米FinFET制程以及其他成熟的制程节点上交付最佳功耗、性能和面积(PPA)指标的设计。
2015年10月中旬，我拜访了Cadence位于美国矽谷的总部，与Cadence公司设计实作产品事业部的产品管理总监Vinay Patward
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Cadence IC设计
在网上搜索了很多解决方法，诸如使用DB doctor进行检查等方法，都不见有作用。在第一次遇到该问题时，反复重装了多次，总算是好了。但在第二次遇到该问题时，重装了多次都不能解决问题。后来无意间发现，其实是鼠标晃到了”Options“、”Visibility“、”Find“窗口时，就会报错，如图1所示：
图1 出现报错的三个窗口
于是在打开PCB后，不将鼠标晃动到这三个窗口，而是在&rdquo
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Allegro PCB
全球电子设计创新领先公司Cadence设计系统公司 (Cadence Design Systems, Inc.)宣布：将于8月13日(星期四)在上海浦东嘉里大酒店举办一年一度的中国用户大会——CDNLive China 2015!以“联结，分享，启发!”为主题的CDNLive大会将集聚超过700位IC行业从业者，包括IC设计工程师、系统开发者与业界专家，将分享重要半导体设计领域的解决方案和成功经验，让参与者获得知识、灵感与动力，并为实现高阶半导体芯片、S
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Cadence SoC
益华电脑(Cadence)推出下一代Cadence JasperGold形式验证平台，此新型形式验证解决方案将Cadence Incisive形式与JasperGold技术整合为单一平台，与以往解决方案相比，效能可增加至15倍。此外，整合至Cadence系统开发套装(Cadence System Development Suite)后，JasperGold技术可缩短验证时程达3个月。
JasperGold形式(formal)与形式辅助技术整合至Cadence系统开发套
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Cadence JasperGold
Cadence(Cadence Design Systems, Inc. )今天发布Cadence® Innovus™ 设计实现系统，这是新一代的物理设计实现解决方案，使系统芯片(system-on-chip，SoC)开发人员能够在加速上市时间的同时交付最佳功耗、性能和面积(PPA)指标的的设计。Innovus设计实现系统由具备突破性优化技术所构成的大规模的并行架构所驱动，在先进的16/14/10纳米FinFET工艺制程和其他成熟的制程节点上通常能提升10%到20%的功耗、性能和面
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Cadence SoC
随着人们生活水平的提高，城市中汽车的数量剧增，从而带动了很多相关行业的发展，然而很多的不法分子也打起了偷盗车牌的主意，用来敲诈车主，这让车主很是头疼，也严重地影响了社会的和谐发展。
早期的车牌固定是用两个普通的螺丝将车牌固定之后用一个防护帽扣在外面防止螺丝外露，螺丝防护帽是铝、普通钢和塑料制品，只能紧固，不能防盗、防卸，用螺丝刀一撬就脱落，不能防止车牌被盗。这些车牌防盗装置绝大部分都是机械式的，它们的共性是增加了车牌被撬的难度，没有任何报警装置;还有的车牌报警装置是当车牌发生松动或车牌被拿下之后
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GSM Allegro A3212
Cadence今天宣布灿芯半导体(Brite Semiconductor Corporation)运用Cadence® 数字设计实现和signoff工具，完成了4个28nm系统级芯片(SoC)的设计，相比于先前的设计工具，使其产品上市时间缩短了3周。通过使用Cadence设计工具，灿芯半导体的设计项目实现了提升20%的性能和节省10%的功耗。
灿芯半导体使用Cadence Encounter® 数字设计实现系统用于物理实现、Cadence Voltus™ IC电源完整
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Cadence SoC
益华电脑(Cadence Design Systems)宣布，已与通讯网路与数位媒体晶片组供应商海思半导体(HiSilicon Technologies)已经签署合作协议，将于16奈米 FinFET 设计领域大幅扩增采用Cadence 数位与客制/类比流程，并于10奈米和7奈米制程的设计流程上密切合作。
海思半导体也广泛使用Cadence数位和客制/类比验证解决方案，并且已经取得Cadence DDR IP与Cadence 3D-IC 解决方案授权，将于矽中介层基底(silicon interp
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Cadence 海思 FinFET
曾经看到电脑主板的PCB的时候，心里想能自己画出来是多么棒的一件事情。后来接触到protel99se就步入了画板子的队伍，之后altium 、cadence等等。随着画板子的经历积累，发现需要注意的事项越来越多。一块好的PCB板子不是将连线连通就行，置于其中的故事，容我慢慢道来。
第一、大多数PCB的设计师都是是精通电子元器件的工作原理，知道其相互影响，更明白构成电路板输入和输出的各种数据传输标准。一个优秀的电子产品不但需要有优秀的原理图，更需要PCB布局和走线的人，而后者对最终电路板的成败起到
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PCB altium cadence
全球知名的电子设计创新领导者Cadence设计系统公司今日宣布其丰富的IP组合与数字和定制/模拟设计工具可支持台积电全新的超低功耗(ULP)技术平台。该ULP平台涵盖了提供多种省电方式的多个工艺节点，以利于最新的移动和消费电子产品的低功耗需求。
为加速台积电超低功耗平台的技术发展，Cadence将包括存储器、接口及模拟功能的设计IP迁移到此平台。使用Cadence TensilicaÒ数据平面处理器，客户可以从超低功耗平台受益于各种低功耗DSP应用，包括影像、永远在线的语音、面部识
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Cadence 台积电 FinFET
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