内容提要:· Cadence 凭借关键的 EDA、云和 IP 创新荣获 TSMC 大奖;· Cadence 是 TSMC 3DFabric 联盟的创始成员之一。 中国上海,2022年12月14日——楷登电子(美国 Cadence 公司,NASDAQ:CDNS)今日宣布,其 EDA、IP 和云计算解决方案获得了 TSMC 颁发的六项 Open Innova
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Cadence 2022 TSMC OIP
联华电子与全球电子设计创新领导厂商益华计算机(Cadence Design Systems, Inc.)于今(30)日宣布双方合作经认证的毫米波参考流程,成功协助亚洲射频IP设计的领导厂商聚睿电子(Gear Radio Electronics),在联电28HPC+ 制程技术以及Cadence® 射频(RF)解决方案的架构下,达成低噪音放大器 (LNA) IC一次完成硅晶设计(first-pass silicon success) 的非凡成果。 经验证的联电28HPC+解决方案非常适合生产应用于高
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联电 Cadence 毫米波参考流程
内容提要:● 为客户提供业内首个具有大规模并行和分布式架构的完全自动化环境;● 支持无限容量的设计优化和签核,周转时间缩短至一夜,同时大幅降低设计功耗;● 支持云的解决方案,推动新兴设计领域的发展,包括超大规模计算、5G 通信、移动、汽车和网络。楷登电子(美国 Cadence 公司)近日宣布推出新的 Cadence® Certus™ Closure Solution,以应对不断增长的芯片级设计尺寸和复杂性挑战。Ca
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Cadence 并行优化 签核速度
楷登电子(美国 Cadence 公司)近日宣布,推出 Cadence® Verisium™ Artificial Intelligence (AI)-Driven Verification Platform,整套应用通过大数据和 JedAI Platform 来优化验证负荷、提高覆盖率并加速 bug 溯源。Verisium 平台基于新的 Cadence Joint Enterprise Data AI (JedAI) Platform,并与 Cadence 验证引擎原生集成。随着 SoC 复杂性不断提高,
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Cadence Verisium AI-Driven Verification Platform 验证
8月29日消息,最新商标申请备案文件显示,苹果公司可能以Reality作为其混合现实(MR)设备的名字,这将是其多年来推出的首个全新产品类别。美国、欧盟、英国、加拿大、澳大利亚、新西兰、沙特、哥斯达黎加和乌拉圭都收到了“Reality One”、“Reality Pro”和“Reality Processor”等商标申请。尽管苹果本身没有参与,但这些申请都遵循了该公司过去使用过的模式,包括依赖之前聘请的律师事务所提供帮助。苹果的MR头盔预计将结合虚拟现实(VR)和增强现实(AR)技术,使该公司与领先的VR
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苹果 MR头盔 Reality One
联华电子与Cadence于今(8月24)日共同宣布,Cadence的模拟与混合信号(Analog/Mixed Signal, AMS)芯片设计流程获得联华电子22纳米超低功耗 (22ULP)与22纳米超低漏电(22ULL)制程认证,此流程可优化制程效率、缩短设计时间,加速5G、物联网和显示等应用设计开发,满足日渐增高的市场需求。 联电的22纳米制程具有超低功耗和超低漏电的技术优势,可满足在科技创新发展下,使用时间长、体积小、运算强的应用需求。经联电认证的Cadence AMS设计流程,提供了整合
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联电 Cadence 22纳米 模拟与混合信号
全球半导体解决方案供应商瑞萨电子今日宣布,在获得Reality AI股东及监管机构批准后,于2022年7月19日完成对嵌入式AI解决方案优秀供应商——Reality Analytics, Inc.(Reality AI)的收购。 Reality AI总部位于美国马里兰州哥伦比亚市,为汽车、工业和消费类产品中的高级非视觉传感提供广泛的嵌入式AI和微型机器学习(TinyML)解决方案。将Reality AI卓越的AI推理技术与瑞萨电子广泛的MCU和MPU产品相结合,将实现机器学习和信号处理的无缝衔接
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瑞萨电子 Reality AI 收购
楷登电子(美国 Cadence 公司)今日宣布,其面向 TSMC N7、N6 和 N5 工艺技术 PCI Express®(PCIe®)5.0 规范的 PHY 和控制器 IP 在 4 月举行的业界首次 PCIe 5.0 规范合规认证活动中通过了 PCI-SIG® 的认证测试。Cadence® 解决方案经过充分测试,符合 PCIe 5.0 技术的 32GT/s 全速要求。该合规计划为设计者提供测试程序,用以评估系统级芯片(SoC)设计的 PCIe 5.0 接口是否会按预期运行。 面向 PCIe 5
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Cadence TSMC PCIe 5.0
Cadence Design Systems, Inc.宣布,Cadence CerebrusÔ智能芯片设计工具(Intelligent Chip Explorer) 获得客户采用于其全新量产计划。此基于 Cadence Cerebrus 采用人工智能 (AI) 技术带来自动化和扩展数字芯片设计能力,能为客户优化功耗、效能和面积 (PPA),以及提高工程生产力。Cadence Cerebrus 运用革命性的AI技术,拥有独特的强化学习引擎,可自动优化软件工具和芯片设计选项,提供更好的 PPA进而大幅减少工
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联发科 瑞萨 Cadence Cerebrus AI 芯片PPA
电池供电马达控制方案为设计人员带来多项挑战,例如,优化印刷电路板热效能至今仍十分棘手且耗时;但现在,应用设计人员可利用现代化电热仿真器轻松缩短上市时间。如今,电池供电马达驱动解决方案通常可用极低的工作电压提供数百瓦的功率。在此类应用中,为确保整个系统的效能和可靠性,必须正确管理马达驱动设备的电流。事实上,马达电流可能会超过数十安培,导致变流器内部耗散功率提升。为变流器组件施加较高的功率将会导致运作温度升高,效能下降,如果超过最额定功率,甚至会突然停止运作。优化热效能同时缩小大小,是变流器设计过程中的重要一
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电池供电 热感知 高功率高压板 ST Cadence
随着算力的不断提升,人工智能的应用逐渐渗透到各个行业。作为人工智能芯片最关键的开发工具EDA,是否也会得到人工智能应用的助力从而更好地提升服务效率呢?答案自然是肯定的。随着半导体芯片设计的复杂度不断提升,以及芯片包含功能的日渐广泛,EDA的设计过程越来越需要借助人工智能来尽可能避免一些常见的设计误区,并借助大数据的优势来实现局部电路设计的最优化。在可以预见的未来,随着人工智能技术的不断引入,借助大数据和机器学习的优势,EDA软件将可以提供更高效更强大的设计辅助功能。 近日,楷登电子(Cadenc
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人工智能 EDA Cadence Cerebrus
当前随着国内IC设计产业越来越受关注,短时间内涌现出海量的IC设计初创企业,对这些初创或者正在快速成长的IC设计企业来说,如何尽可能缩短设计进程,加速设计上市时间是一个不可回避的关键点。作为当下几乎已经占据IC设计近60%工作量的仿真与验证环节,如果能够借助先进的工具大幅缩短这个过程所需的时间,那么将为诸多IC设计企业的产品成功增添重要的砝码。 为了更好地提升IC设计客户的仿真与验证效率,三大EDA公司不断更新各自的仿真验证工具,希望尽可能将该环节的时间大幅压缩,其中Cadence选择推出下一代
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Cadence Palladium Z2 Protium X2 仿真验证
Cadence 宣布全新的Cadence Spectre FX 仿真器(Simulator),此新一代的FastSPICE电路仿真器能够有效验证内存和大规模系统单芯片(SoC)设计。Spectre FX 仿真器中具创新和可扩展性的FastSPICE架构,可为客户提供高达3倍的效能。当今复杂的内存和SoC设计需要高精度和快速模拟效能,以确保按预期运作并满足芯片规格。 此外,在芯片验证过程中,布局后寄生效应变得越来越重要,尤其是对于先进制程设计而言,要考虑布局对芯片功能的影响。 FastSPICE求解器可在S
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Cadence 电路仿真器 FastSPICE
ESD一直是电气和电子元件产品的主要关注点和突出威胁。在系统级ESD测试过程中,通常用静电枪来模拟ESD放电场景,放电电流波形必须符合IEC 61000-4-2标准。但标准给的误差范围较大,较大的误差会影响仿真结果的准确性。本文在Cadence下建立了静电枪电路模型,包括接触放电模型和HBM模型,具有较高的精确性。模型产生的电流波形与实际测试电流波形吻合性较好,验证了模型的准确性。该电路模型为静电放电仿真提供了一个新的激励源。
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202008 静电放电 Cadence 电路模型 静电枪
随着科技应用走向智能化、客制化,系统复杂度明显增长,IC设计业者要抢占车用、通讯或物联网等热门市场,以强大运算力实现快速验证与设计已不足够,部署弹性和整合资源将成为开发的关键考虑,云端部署会是重要的一步棋。通讯、车用和物联网是未来IC应用的主要场域,尤其随着持续开发人工智能应用,以及扩大部署5G、Wi-Fi 6等新一代网络技术,这些颇具潜力的应用展现了强劲成长。根据市调机构IC Insights上(6)月公布的研究显示,消费性及通讯IC类仍居IC市场最高市占率,至2024年预计将达35.5%,在近20年来
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Cadence 台积电 EDA IC设计
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