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FIFO是FPGA内部一种常用的资源，可以通过FPGA厂家的的IP生成工具生成相应的FIFO。FIFO可分为同步FIFO和异步FIFO，其区别主要是，读写的时钟是否为同一时钟，如使用一个时钟则为同步FIFO，读写时钟......
工程更改(ECO)将推高设计成本，造成产品开发大量延迟，进而延迟产品上市时间。然而，通过认真思考经常发生问题的七大关键领域，可以规避大多数ECO。这七大领域是：元器件选择，存储器，湿度敏感等级(MSL)，可测性设计(......
在项目设计初期，基于硬件电源模块的设计考虑，对FPGA设计中的功耗估计是必不可少的。笔者经历过一个项目，整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右，有点过高了，功耗过高则会造成发热量增大，......
在软件开发过程中没有比获得一个只有很少甚至没有说明文档的代码库而又要求进行维护更具挑战性的事情了。这些文档不只是告诉工程师某个特定函数或变量是做什么的，而且能够展示和传达软件为何以某个特定方式实现。在软件实现过程中会......
没有什么是完美的，示波器也不例外。数字示波器一直有个厂家不愿提起的问题，恐怕很多老工程师也没太注意，那就是波形死区。我们通过数字示波器无法观察到波形流中所有波形，观察到的或许还不到1%。 ......
相信很多人都是按照很多之前的教程进行linux驱动的开发学习，常用的有federal、centos等等。现在ubuntu系统已经很流行，并且还经常维护更新，很多开发板都开始使用ubuntu系统作为宿主机进行开发，现在......
简介 经典的四电阻差动放大器(Differential amplifier，差分放大器)似乎很简单，但其在电路中的性能不佳。本文从实际生产设计出发，讨论了分立式电阻、滤波、交流共模抑制和高噪声增益的不足之处。 ......
在设计或应用电源时，大家都会关心电源的输出纹波噪声，但取多少合适呢?若要求放宽了，纹波噪声过大，电路不能正常工作，还费时间调试修改。要求高了，自然滤波器的成本上升，且可能变成是杀鸡用牛刀式的过度设计。 下面根据......
我在网上查找音效电路原理图时想到，如果能在出图前先用通用模拟电路仿真器(SPICE)进行模拟检验，可能会提高开发效率和质量。但由于任何电子模拟器都无法读取并输出音频文件，所以我用Pythons波形模块编写程序，实现读......
流水线，最早为人熟知，起源于十九世纪初的福特汽车工厂，富有远见的福特，改变了那种人围着汽车转、负责各个环节的生产模式，转变成了流动的汽车组装线和固定操作的人员。于是，工厂的一头是不断输入的橡胶和钢铁，工厂的另一头则是......
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machinnneee 2014-10-29
