影响FPGA设计中时钟因素的探讨

et ;
input req_0 ;
input req_1 ;
//-------------Output Ports----------------------------
output gnt_0 ;
output gnt_1 ;
//-------------Input ports Data Type-------------------
wire clock ;
wire reset ;
wire req_0 ;
wire req_1 ;
//-------------Output Ports Data Type------------------
reg gnt_0 ;
reg gnt_1 ;
//-------------Internal Constants--------------------------
parameter SIZE = 3 ;
parameter IDLE = 3'b001 ,
GNT0 = 3'b010 ,
GNT1 = 3'b100 ;
//-------------Internal Variables---------------------------
reg [SIZE-1:0] state ;// Seq part of the FSM
wire [SIZE-1:0] next_state ;// combo part of FSM
//----------Code startes Here------------------------
assign next_state = fsm_function(req_0, req_1);
function [SIZE-1:0] fsm_function;
input req_0;
input req_1;
case(state)
IDLE : if (req_0 == 1'b1)
fsm_function = GNT0;
else if (req_1 == 1'b1)
fsm_function= GNT1;
else
fsm_function = IDLE;
GNT0 : if (req_0 == 1'b1)
fsm_function = GNT0;
else
fsm_function = IDLE;
GNT1 : if (req_1 == 1'b1)
fsm_function = GNT1;
else
fsm_function =IDLE;
default : fsm_function = IDLE;
endcase
endfunction
always@(posedge clock)
begin
if (reset == 1'b1)
state <=IDLE;
else
state <=next_state;
end
//----------Output Logic-----------------------------
always @ (posedge clock)
begin
if (reset == 1'b1) begin
gnt_0 <= #1 1'b0;
gnt_1 <= #1 1'b0;
end
else begin
case(state)
IDLE : begin
gnt_0 <= #1 1'b0;
gnt_1 <= #1 1'b0;
end
GNT0 : begin
gnt_0 <= #1 1'b1;
gnt_1 <= #1 1'b0;
end
GNT1 : begin
gnt_0 <= #1 1'b0;
gnt_1 <= #1 1'b1;
end
default : begin
gnt_0 <= #1 1'b0;
gnt_1 <= #1 1'b0;
end
endcase
end
end // End Of Block OUTPUT_
endmodule

　　状态机通常要写成3段式，从而避免出现过大的组合逻辑。

　　上面说的都是可以通过流水的方式切割组合逻辑的情况，但是有些情况下我们是很 难去切割组合逻辑的，在这些情况下我们又该怎么做呢？

　　状态机就是这么一个例子，我们不能通过往状态译码组合逻辑中加入流水。如果我们的设计中有一个几十个状态的状态机，它的状态译码逻辑将非常之巨大，毫无疑问，这极有可能是设计中的关键路径。那我们该怎么做呢？还是老思路，减少组合逻辑。我们可以对状态的输出进行分析，对它们进行重新分类，并根据这个重新定义成一组组小状态机，通过对输入进行选择(case语句)并去触发相应的小状态机，从而实现了将大的状态机切割成小的状态机。在ATA6的规范中（硬盘的标准），输入的命令大概有20十种，每一个命令又对应很多种状态，如果用一个大的状态机（状态套状态）去做那是不可想象的，我们可以通过case语句去对命令进行译码，并触发相应的状态机，这样做下来 这一个模块的频率就 可以跑得比较高了。