基于FPGA+DSP的跳频电台传输系统

跳频发射机系统包括基带处理部分和中频处理部分，基带处理部分由FPGA和DSP完成，主要处理包括:产生发送消息，进行信道编码、交织，按帧格式进行打包，写入FPGA内部消息存储器，生成跳频图案、跳频数、跳时等参数，写入FPGA内部频率表存储器、跳频数寄存器和跳时寄存器。中频处理部分由FPGA和AD/DA完成，主要处理包括：存储器控制、基带调制、脉冲成形、数字上变频，发送数据控制和跳频控制。为了提高数据的传输速率，处理器之间使用DSP芯片的RapidIO端口进行数据交换，基带板和中频板通过高速SERDES方式转换数据进行传输。

接收机与发射机完全是对偶关系，主要完成的数据处理工作包括：正交数字下变频、解调、解扩、跳频同步等。使用FPGA+DSP的形式完成基带处理部分和控制部分，主要数据处理任务包括对接收到数据的信道解码和解交织，并完成与FPGA接口的数据转换工作。基带部分还需要完成写入跳频频率表、跳频图案、扩频码表，读出解扩后的数据等，FPGA内部存储器用于与DSP进行数据交换。

2.1 硬件设计

跳频电台传输系统的硬件实现如图3～4所示,主要包括两大部分：发送板和接收板。芯片主要包括：VIRTEX5 XC5VSX50T668、TMS320C6487TCI，D/A芯片AD9788、A/D芯片ADS62C17、McBSP接口控制器、存储器模块。在该系统设计方案中假设信源产生的数据率为9.6 kbps。

发送状态下系统的工作原理：终端通过与跳频通信机之间的串口，对跳频通信机的工作模式等参数进行设置，之后就可以进行信息的发送，信源以9.6 kbps的速率将信息通过RS232异步串口连续把数据送给基带速率匹配单元，该单元将数据每32字节分为一组,以3.686 4 Mbps的传输速率通过SPI同步串口送给RS编码单元进行RS编码，编码采用RS(255，239)的缩短码形式RS(48，32)实现差错控制，累计接收三组RS编码数据后送往交织单元，交织后的数据包为144字节，然后将144字节编码数据进行并/串变换为1 152位/包，并以3.125 Mbps的传输速率，然后在1 152位/包的数据前加8字节数据帧同步头，随后将完整的一帧152字节(共1 216位)以1.98 Mbps的传输速率，通过DSP的RapidIO端口传送给FPGA处理器，FPGA处理器通过同步串口接收中断与缓冲器接收到数据，FPGA中频速率匹配单元将接收的数据按照中频调制器要求的串行时钟主外部帧模式，以32 kbps的帧速率将调制数据送给调制器，进行中频跳频调制。

接收状态下系统的工作原理：接收信号经过中频板FPGA中的解扩器和解调器完成数字解调，将基带32 kb数据以连续的同步串行数据的格式送给DSP。DSP对数据进行同步帧检测并解帧，并以3.125 Mbps的传输速率并行将144字节/包的数据送往解交织器进行解交织，处理后的数据每48字节为一组，以3.125 Mbps的传输速率通过同步并口送给RS译码模块,依次进行RS译码。RS译码得到的32字节/包信息，通过缓冲器以SPI数据模式送给基带速率匹配单元,传输速率为1.562 5 Mbps。基带速率匹配单元将去掉冗余码的数据,再以9.6 kbps的速率送往信宿，至此接收处理过程完成。

2.2 软件设计

为了实现高速跳频通信系统，需要考虑的问题是跳频码的接收同步和跳频帧结构[8]的实现。跳频同步算法[7]的性能主要考虑达到同步所需要的时间和精度，帧结构[9]主要考虑到跳频数据的平衡和发送速率。其中，跳频图案的同步是关键，能否快速、准确地实现跳频图案的同步，直接关系到能否实现数据的正确接收与判决。载波同步由频率合成器的性能来保证，位同步和帧同步与一般的数字通信系统相同。

2.2.1 跳频控制模块的功能

电台开机或由其他工作状态进入跳频工作方式后，首先进行初始化，然后转入搜索状态，一方面检测PTT线是否指示发状态，一方面搜索同步信息。一旦检测到PTT线是指示发初始同步信息，随即转入正常跳频状态；若接收到同步信息，则也转入正常跳频状态。在正常跳频状态，一方面用户可以进行话音或数据通信；另一方面，若电台处于发送状态，并检测到PTT己经松开，则发完结束信息后转入搜索状态;若电台处于接收状态，并检测到有效的结束信息，则也转入搜索状态。从以上分析可以看出，电台主要有三种工作状态，即发送状