基于FPGA+DSP的多通道单端／差分信号采集系统设计

2.2 FPGA部分的设计

由于DSP数据总线为32位双向总线，所以在FPGA中需要设计一个总线的三态控制器，来控制总线的输入输出，这部分设计较简单，模式相对固定，应用已成熟。

对于DSP发出的各个通道单端/差分控制，各个通道使能控制以及采样率分频值设置这些控制信息，由在FPGA中开辟出的3个32位寄存器来存储。通道单端/差分控制寄存器和通道使能寄存器的定义如表1和表2所示，采样率分频值设置寄存器中的32位无符号2进制整数表示相应的分频值。

当DSP的控制信息设置好以后，根据通道单端/差分控制寄存器以及通道使能控制寄存器中的内容，建立一个使能通道索引表，索引表中字的个数等于使能的通道数，每一个字的字长为6位，依次将使能的通道号转换成二进制无符号数后放入表中各个字的低5位，每个字的高位记录相应的通道是单端还是差分，‘0’表示单端，‘1’表示差分。

设计采用ADS8517并行输出的工作模式，按照图3所示的并行输出方式时序图对其进行控制，其中

ADS8517控制以及通道切换控制模块在按照图3所示的时序控制过程中，要根据采样率分频值设置寄存器中的值控制两次采样之间的时间间隔，即控制两个相邻

除此之外，在FPGA中开辟一个字长为32位的FIFO，低16位存入A/D采样的数据，高16位存入该数据对应的通道号，FIFO半满，则给DSP发中断，由DSP将A/D采样后的数据读出，以便后续处理。要注意的是，FIFO深度不能设置得太浅，否则会很快达到半满，导致DSP对中断响应不过来。

3 结果验证

按照以上设计思路，完成硬件电路、FPGA内逻辑和DSP的程序设计，使用QuartusII中的在线逻辑分析仪SignalTapII Logic Analyzer对结果进行采样分析，图4所示为在DSP设置使能通道为30和31，并且均为单端的条件下采到的结果，与期望结果一致，类似这样通过多次改变控制条件采样分析发现，该系统可以正确地实现之前所描述的功能，从而验证了该设计的合理正确性。

4 结束语

由于DSP+FPGA协同工作平台的优越性，使其在信号处理中的应用越来越广泛。文中介绍了一种基于DSP+FPGA的平台，并利用ADS8517构成的一个具有多通道单端/差分的A/D信号采集系统。该系统的使能通道数可选，单端/差分方式可设置，采样率可改变，机动灵活，可以应用在诸多信号采集以及测试系统中。