基于NiosII的视频采集与DVI成像研究及实现

　　4.2 视频数据输出和DVI配置

　　DVI输出刷新频率为75 Hz，输出屏幕像素为640×480，查VGA时序表得到在640×480@75 Hz时，水平像素总共为840，垂直像素总共为500，行频为37.5 kHz，点时钟频率为31.5 MHz，这个频率由FPGA片内PLL倍频得到。配置DVI芯片引脚，设置IDCK+为像素时钟31.5 MHz，IDCK-接地，DE表示有效像素数据使能，其值在有效行和有效列内为高电平，否则为低电平。行、场同步信号由在FPGA片内编写的DVI模块产生时序控制。通过I2C口配置SiI178芯片，设置其为正常工作方式，VSYNC、HSYNC为正常输入状态，输入总线为24 bit宽，IDCK+下降沿将数据打入DVI编码芯片。

　　系统采用FPGA为主控芯片，通过一片FPGA完成视频解码数据的采集和图像处理，并在FPGA片内配置NiosII软核，作为初始化TVP5146和SiI178使用，在图像处理模块中挂接Avalon从设备，YCbCr转换为RGB后可以通过NiosII处理器编写C算法处理或者通过NiosII的标志信号进行处理，处理结果直接送DVI编码器。采用乒乓交织算法，保证了图像不闪烁和无锯齿现象。

　　参考文献

　　[1] 钱建良.DSP+FPGA嵌入式多路视频监控系统硬件平台 [J]．电子产品世界，2007(11).

　　[2] Altera.Nios II Hardware Development Tutorial[DB/OL]． www.altera.com，2004.

　　[3] TI.TVP5146 Datasheet[DB/OL].www.ti.com，2007.

　　[4] Silicon Image.SiI178 Datasheet[DB/OL]．www.siliconimage.com，2004.

　　[5] The ITU Radiocommunication Assembly.Recommendation ITU-R BT.656-4[DB/OL]．www.itu.com，1998.

　　[6] Altera.EP2C35F672 Datasheet．www.altera.com，2004.

　　[7] 刘韬，楼兴华.FPGA数字电子系统设计与开发实例导航[M].北京：人民邮电出版社，2005.

　　[8] 王建校，危建国.SOPC设计基础与实践[M].西安：西安电子科技大学出版社，2006.