基于FPGA的快速9／7整形离散小波变换系统
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2 9／7二维离散小波变换的系统设计过程
本文在Xilinx公司提供的ISE7．1集成设计软件环境下，采用VHDL语言设计实现9／7二维离散小波变换系统，首先进行小波行变换，行变换后的数据按照行数输入内部RAM缓存，然后对行变换后的数据再进行列变换，最后将低频系数dLLl输入RAM缓存，其余高频系数dLHl，dHLl，dHHl输出到外挂RAM中缓存，系统设计流程，如图2所示。
2．1 行变换过程
首先，使用7个移位寄存器来实现对数据的读写传输，每到来一个时钟控制信号(clk)，就往移位寄存器中读写一个数据，数据在移位寄存器中的传输过程，如图3所示。
当输入第5个数据时，就可以根据式(1)和式(5)分别计算出第一个高通系数值D0和第一个低通系数值C0，下一个时钟控制信号读入第6个数据时，不进行操作，当控制读入第7个数据时，根据式(2)和式(6)分别计算出第2个高通系数值Dj和第2个低通系数值Cj，小波行变换后的高通系数D和低通系数C采用地址传输的方式交叉存储到6个内部RAM当中，如图4所示。
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