一种基于APA300的创新型FPGA实验板设计

　　2.4 多路时钟源和高频信号源

　　多路时钟源和高频信号源电路原理图如图5所示。多路时钟信号由集成晶体振荡分频器CD4060提供，该芯片配以32768Hz的晶体，可产生多路时钟信号。高频信号源由33MHz有源晶振提供。

　　2.5 电源和复位电路

　　开发板采用三端可调整流稳压电源LT1085，所以实验板对电源要求很低，任何交直流电源只要满足输出电压为9 V~12 V，输出电流不小于500 mA即可使用。APA300内部工作电压接2.5 V电源，外部IO电压接3.3 V电源。开发板同时设有复位按键电路，复位信号/RESET低电平有效。

　　2.6 扩展接口

　　扩展接口为60针的双列直插接口,外部扩展电路可很方便地与实验板相连。

　　3 典型创新性实验示例

　　3.1主协处理器实验：协处理器密码机

　　在复杂的系统中，系统处理器不仅要完成整个系统快速、精确的控制，还要处理一些复杂且耗时较长的任务，这势必会增加处理器的负担，降低系统性能。为解决这种问题，人们引入了协处理器的概念。将复杂且耗时较长的任务交给一协处理器去处理，协处理器处理完后通知主处理器，从而减轻主处理器的负担，缩短主处理器的运行周期，同时还能为增强某些功能创造条件。因此协处理器是一种与主处理器协同工作、辅助其完成特定计算任务的专用处理芯片或器件[2]。随着电子类产品功能的日益增强，运算日趋复杂，复杂的数值处理更加频繁，协处理器被广泛应用于消费类产品、工业生产和国防建设。

　　本实验板上有2片通过16 bit并行接口互连的APA300，可开展主协处理器实验。用本实验板开展协处理器密码机实验的逻辑连接示意图如图6所示，将连有丰富电路资源的APA300(1)作为主处理器，将APA300(2)作为密码算法协处理器。主处理器主要负责接口通信、加解密信息的预处理、输入输出FIFO的管理、以及加解密状态、模式的控制。协处理器实现密码算法，对主处理器通过并行接口送入的数据进行加解密，并把加解密结果回送给主处理器。这样主协处理器分工合作，完成对计算机数据的加解密，从而可实现协处理器密码机。