基于FPGA原型设计 能为您做些什么？

除了能够加快协议测试， 到Freescale 的工程师完成首个芯片时，他们还能够：
•发布调试器软件，且在芯片实现后无需进行大的修改；
•完成驱动程序软件；
•在操作系统提示符下引导SoC；
•实现调制解调器阵营(modem camp)和注册。

仅在完成首个芯片后一个月，Freescale 团队就成功地从这个系统中拨出了第一个移动电话呼叫，把产品开发进度缩短了6个多月，这非常具有里程碑意义。

如 Scott Constable 所说，“除了加速我们所述的协议测试目标外，我们的 FPGA 系统原型还加快了众多其他领域的项目进度，再次证明了它的价值。

也许最重要是给开发人员带来的不可估量的好处：它能够让工程人员尽早参与项目，让从设计到软件到验证再到应用
的所有开发团队在芯片完成前半年时间内就对产品了如指掌。这种对产品专业知识认知的进程的加快是难以用甘特图
(Gantt chart) 来衡量的，却可能是最有益处的。”

“ 鉴于如此多的优势， 用基于FPGA 的原型解决方案来加快 ASIC 的开发进程是一件非常自然的事情。我们随后将这种方法介绍给了 Freescale 网络和微控制器部，还将其用于最新 IP验证、驱动程序开发、调试器开发和客户演示。”

这个例子说明基于 FPGA的原型方法能够给软件开发团队提供什么样的增值工具，能够在产品质量和项目进程方面带来怎样显著的回报。

接口优势：测试真实条件下的数据效应很难想象有这样一种 SoC 设计可以不遵守输入数据、处理数据、生成输出数据的基本结构。实际上，如果我们深入 SoC 设计，就会发现无数的子模块遵循着同样的结构，直到单个门级。要在这些层级中的每一个层级验证正确的处理，要求我们提供完整的输入数据集，并观察处理结果的输出数据是否正确。对单个门来说，这个工作很简单，对小型 RTL 模块来说，也是可能的。但随着系统日趋复杂，从统计上来说基本没有可能确保输入数据和初始条件的完整性，尤其是在有软件运行在一个以上的处理器的时候。

为了提升传统验证方法的效率和覆盖面，以及应对这种复杂性所带来的挑战，我们已经投入了大量的研究工作和资金。在完整的 SoC 层面，我们需要使用多种不同的验证方法来覆盖所有输入组合并和剔除极端情况下的组合。

最后一点非常重要，因为不可预测的输入数据能扰乱所有的 SoC 系统，即便是精心设计的关键SoC设计也难以幸免。与新输入的数据或者输入数据不寻常的组合或序列相结合的，是非常多的 SoC 可能的前置状态，可能会使SoC 处于某种无法验证的状态。当然，这种情况不一定是什么问题，SoC 可以在无需系统的其他部分干预的情况下恢复，或者用户根本就没有察觉。

但是，不能验证的状态必须在最终芯片中避免，因此我们需要尽可能全面地测试设计的方法。在设计的功能仿真过程中，验证工程师会采用有力的方法，比如受约束随机激励和高级测试工具来完成多种测试，旨在达到可接受的测试覆盖面。但是，完整性仍受验证工程师选择的方向和给定的约束条件的限制，并受限于可用于运行仿真的时间。

结果虽然受约束随机验证永远不可能穷尽，但能够大大增强我们已经测试了所有输入的组合（包括可能的输入和极端
情况输入）的信心。

为了屏蔽极端情况下的组合，我们可以通过观察真实条件下运行在基于FPGA 原型上的设计来完善我们的验证工作。通过将 SoC设计植入原型，我们能够以与最终芯片媲美的速度和准确度来运行设计，从而在最终的环境数据中进行“浸入式”测试，就如在最终芯片上进行的一样。

西班牙瓦伦西亚的 DS2 采用基于FPGA 的原型将 SoC 设计浸入到真实环境中就是一个很好的例子。

实例：浸入到真实环境数据中

电力线宽带 (BPL) 技术一般采用无法检测的信号来通过输电线发送和接收信息。BPL 的一种典型应用是将高清视频从接收器通过输电线传输到室内的任意一台显示器，如图 4 所示。DS2 的 BPL 设计核心是复杂的硬件和嵌入式软件算法，其可对电力线输入输出的高速传输信号进行编码和检索。这些电力线可能工作在噪声极高的电气环境中，因此开发工作的关键部分是在各种真实情况下验证这些算法。

DS2 的 BPL 设计核心是复杂的硬件和嵌入式软件算法，其可对电力线输入输出的高速传输信号进行编码和检索。这些电力线可能工作在噪声极高的电气环境中，因此开发工作的关键部分是在各种真实情况下验证这些算法。

DS2 的 ASIC 设计经理 Javier Jimenez 说明了基于 FPGA 的原型设计对他们的用处：“采用稳健的验证技术开发可靠的高速通信非常重要。它需要采用不同的通道和噪声模型进行大量的尝试，只有基于 FPGA 的原型可帮助我们全面测试算法，在原型上运行设计的嵌入式软件。另外，我们还可将原型拿出实验室，进行广泛的现场测试。我们可将多个原型放在真正的家居和办公环境中，其中部分电气环境非常恶劣。我们不能考虑将仿真器系统用于该目的，因为其价格非常昂贵，也不便携带。”这种在实验室外使用基于 FPGA的原型设计非常有指导意义，因为我们明白打造可靠、便携的平台对取得成功非常重要。

对实验室可行性实验的优势在项目的初始阶段，需要对芯片拓扑、性能、功耗以及片上通信结构做出基本决策。部分决策采用算法或系统级建模工具便可良好执行，但也可以采用FPGA 进行某些额外的实验。这是否是真正基于 FPGA 的原型设计呢？我们正使用 FPGA 进行某个概念的原型设计，但这与使用算法或数学工具不同，因为我们需要某些可能是由这些高级工具生成的 RTL。一旦进入 FPGA，就可采集早期信息帮助推进算法和最终 SoC 架构的优化。基于 FPGA 的原型为项目该阶段带来的优势是，可使用更准确的模型，而且这些模型的运行速度非常快，能够与实时输入互动。

这种类型的实验性原型值得一提，因为它们是在全面的 SoC 项目中使用基于 FPGA 的原型设计硬件和工具的又一途径，可为我们的投资带来更高的回报。

在实验室外使用原型

基于 FPGA 的原型设计可用于验证 SoC 设计的一个真正独到之处，是其独立工作的能力。这是因为 FPGA 可通过闪存 EEPROM 卡或其它独立介质进行配置，无需主机 PC 管理。因此该原型不但可独立运行，而且还可用于各种环境下的 SoC 设计测试，这与其它建模技术（如需要依赖主机干预的仿真）提供的环境俨然不同。

在极端情况下，原型可以完全从实验室中取出，用于现场真实环境中。比如将原型安装在开动的车辆上，研究设计对外部噪声、移动、天线场强等条件变化的依赖性。比如，本文作者就曾将移动电话的基带原型安装在车辆上，通过公共 GSM 网络在移动中拨打电话。

芯片架构师与其他产品专家需要与早期客户互动，展示其算法的重要特性。基于 FPGA 的原型设计在项目极早期的这个阶段可能是非常关键的优势，但这种方法与主流 SoC 原型设计略有不同。

将基于 FPGA的原型用于实验室外的另一种极为常见的用途是在商业展示会上进行新产品功能的预制造展示。下面让我们来研究一下英国 BBC 下属的研发部门将基于 FPGA 的原型用于实验室外和商业展示会的案例。

实例：现实世界中的原型

FPGA 独立运行的强大功能在英国用来推广 DVB-T2 的 BBC 研发项目中得到了充分展现。DVB-T2 是业界领先的最新开放式标准，其可实现通过地面发射器传播高清电视。

使用基于 FPGA 的原型的原因和大多数国际标准一样，DVB-T2 技术规范的完善花费了数年时间，来自世界各地的研究人员和技术专家用了 3 万个工程小时。只有 FPGA 才能高度灵活地满足开发过程中不断变更的需求。该规范于 2008 年 3 月终稿，并于三个月后在 6 月 26 日以《DVB 蓝皮书》的方式发行。

由于 BBC 在规范制定的同时就已经在使用基于 FPGA 的原型，由 BBC研发部 Justin Mitchell 带领的 BBC 实施团队就能够为 DVB-T2 开发一种基于硬件的调制器和解调器。该调制器建立在具有赛灵思Virtex-5 FPGA 的 Synopsys HAPS-51卡基础之上。该卡连接至 BBC 研发部设计的子卡上。该子卡提供一个 ASI 接口，可接收输入的传送流。输入的传送流随后传输给 FPGA，按 DVB-T2 标准编码，然后传回子卡，直接上变频为UHF。

该调制器用于业界首次从现场 TV发射器传输 DVB-T2 标准信号，时间是该规范发行的同一天。解调器也采用 HAPS 作为另一种FPGA 原型的基础，完善了端对端的工作链，并在 2008 年阿姆斯特丹的 IBC展会上进行了演示，时间是规范最终确定后三个月。这是一项不平常的成就，帮助建立了该系统于 2009 年投入使用的信心。

此外， B B C 研发部还参与了DVB-T2 项目的其它重要部分，包括2009 年 3 月在 Turin 举办的非常成功的插拔测试大会。在这次大会上，共有五种不同的调制器和六种不同的解调器亮相，在各种模式下协同工作。BBC原型稳健的便携式构造使其成为本次插拔测试大会上的亮点。

Justin Mitchell 对基于 FPGA 的原型评论道：“FPGA 最大优势之一是能够在从预备阶段到宣布传输的这段时间里跟踪规范的最新变化。根据规范的变动迅速对调制器做出调整的能力非常重要。很难想出有另一种可如此快速开发调制器与解调器并支持便携性的技术，其可使调制器与解调器独立应用于现场发射器和公共展会。”

基于 FPGA 原型有何不足？

我们撰写本文的目的是公正地看待基于 FPGA 原型的优势与局限性，因此在前面谈及各种优势之后，我们将在下面介绍部分局限性。

首先最重要的是，FPGA 原型不是 RTL 模拟器。如果我们的目的是编写一些 RTL，然后尽快在 FPGA 中实施，以查看它是否能工作，那么我们应该重新思考所忽略的东西。模拟器有两个基本组件，可以把它们考虑成引擎和仪表盘。引擎的作用是激励模型，记录结果，而仪表盘的作用则是帮助我们检验这些结果。我们可以以小幅增量运行模拟器，然后通过我们的仪表盘进行调整；我们可能采用某些非常复杂的激励方式，这基本上都是仿真器的工作。基于 FPGA 的原型能够完成相同的工作吗？当然不能。

FPGA 对运行 RTL“模型”来说确实是一种速度更快的引擎，但当我们开始设置该模型的时候，速度优势就会大打折扣。此外，模拟器的仪表盘部分能够完整地控制激励和掌握结果。我们应该思考仪表化 FPGA 的方法，深入了解设计的功能性，但即便是在这方面最完善的设计，也只能提供一部分真正能用于 RTL 模拟器仪表盘的信息。因此，该模拟器是用于重复编写和评估 RTL代码更加理想的环境，因此我们应该等到模拟基本完成后，RTL 相当成熟后才能将其交付给 FPGA 原型设计团队。

基于 FPGA 原型不是 ESL

S y n o p s y s 的 I n n o v a t o r 或Synphony 等电子系统级 (ESL) 工具或算法工具可在 SystemC 中完成设计，或通过预定义模型库进行构建。然后，我们不但可在相同的工具中模拟这些设计，而且还可深入了解其系统级性能，包括运行软件，在项目初期阶段进行软硬件权衡。

使用基于 FPGA 原型方法，我们需要 RTL，因此它不太适合研究算法或架构，因为这两者通常不采用 RTL 方式表达。对软件来说，FPGA 原型设计的优势是在当 RTL 成熟得可以构建硬件平台的时候，软件可在更加准确以及更加真实的环境中运行。对那些具有天马行空想法的人来说，可以编写少量 RTL 在 FPGA 上运行，进行可行性研究。这是一种极少而又非常重要的FPGA 原型设计的使用方法，但别把它和整个 SoC 的系统级或算法研究混淆在一起。

持续性是关键

优秀的工程师往往会为其工作选择适当的工具，但应该随时有一种方法可以将半成品交给他人继续完成。我们应该能够在尽量不增加工作量的情况下，将来自 ESL 模拟的设计移交给基于 FPGA 的原型。此外，部分 ESL 工具还可通过高层次综合实现设计，生成 RTL 供 SoC 项目整体使用。基于FPGA 的原型能够接收该 RTL，并以高周期精度在电路板上运行。但我们需要再次等到 RTL 相对稳定下来，这需要等到项目软硬件分区和架构研究阶段完成后。

采用 FPGA 进行原型设计的原因是什么呢？

当前 SoC 是从算法研究人员到硬件设计人员，乃至软件工程师和芯片布局团队等众多专家的工作结晶，在项目不断发展的同时，各类专家也都有自己的需求。SoC 项目的成功很大程度上取决于上述各类专家所使用的硬件验证、软硬件联合验证以及软件验证的方法，基于 FPGA 原型设计可为每一类专家带来各种不同的优势。

对于硬件团队而言，验证工具的速度可对验证吞吐量产生巨大的影响。在大多数 SoC 开发中，有必要随项目的成熟运行多次仿真，重复回归测试。仿真器和模拟器是用于这类 RTL 验证的最常用平台。然而即便使用基于 TLM的模拟与建模，由于长时间的运行，RTL 内部或 RTL 与外部激励物之间的部分互动仍然不能在仿真或模拟中重新创建。因此一些团队采用基于 FPGA 原型为这种硬件测试提供具有更高性能的平台。例如，我们可以在近乎实时的条件下运行整个操作系统的引导程序，节省需要花上数天才能达到相同目的的模拟时间。

对于软件开发团队而言， 基于FPGA原型可为目标芯片提供独特的流片前模型，能够在开发接近尾声时高速、高度准确地进行软件调试。

对于整个团队而言，SoC 项目的关键阶段是在软硬件初次结合的时候。硬件将由最终软件执行，而执行方式可能是单纯硬件验证方案难以预见或预测的，从而最终将出现新的硬件问题。这在多核系统中或者在那些运行同步实时应用的系统中特别普遍。如果这种软硬件的采用要等到第一个器件制造完毕后，那么毫不夸张地说，到那时再发现新的缺陷就不太好了。

基于 FPGA原型有助于尽早地将软件引入具有高周期精度的高速硬件模型。SoC 团队经常告诉我们，FPGA 原型设计的最大优势就是在第一个器件上市时，系统和软件都已准备就绪，当天便可运行。