中国半导体研究在内存和集成电路设计方面取得多项突破

近年来，中国多所高校和研究机构在半导体相关领域取得了重大进展。这些进展涵盖了存储器、功率半导体和集成电路设计等关键领域。

IME CAS在高密度三维DRAM研究方面取得了重大进展

中国科学院微电子研究所集成电路制造技术国家重点实验室的研究团队，与北京超弦存储技术研究院（SAMT）和山东大学合作，提出了一种新型双门4F² 2T0C存储单元架构。

通过采用原位金属自氧化工艺，该技术实现了4F²存储单元内读写晶体管的自对齐集成。结合多层存储技术，它可以进一步提高存储密度。

图 1 4F² 双门 2T0C 内存阵列的示意图和扫描电子显微镜表征

（图片来源：中国科学院微电子研究所）

测试结果显示，垂直双栅晶体管在状态电流和阈值摆幅下表现出色，并在85°C下表现出色，可靠性强热成像稳定性测试，分别实现了−22.6 mV（NBTS）和87.7 mV（PBTS）。因此，晶体管结合了高性能与高稳定性。基于该器件，4F² 2T0C 单元支持4位多级存储，写入时间为50纳秒，数据保留时间超过300秒，展现了强大的技术潜力。

南京科技大学发布了电力半导体领域的新成果

最近，南京理工大学微电子学院（集成电路学院）联合研究团队提出了一种基于多层反向传播人工神经网络（ANN）的新型开关损耗预测方法。

该方法利用SiC MOSFET静态参数（如阈值电压、漏电流和导通电阻）与开关损耗之间的回归关系。无需复杂的物理建模或参数提取，只需测量数据或数据手册中的静态参数即可快速且准确地预测开关损耗。

（图片来源：南京科技大学）

在一个1200 V SiC MOSFET功率模块数据集上的实验结果显示，该方法实现了最小的平均绝对百分比误差（MAPE）为1.13%，最大误差低于7.43%。每个模块的平均预测时间仅为4.95毫秒，优于基准测试方法。此外，在 NVIDIA Jetson 嵌入式平台上部署时，该模型没有性能下降，显示出实用性。该方法为 提供了新的解热成像动力模块的设计优化和大规模质量筛查。

香港大学、武汉大学和中国科学院在4H/3C-SiC复合基板和器件方面取得了重大进展

最近，由IME高频高压中心刘欣宇领导的团队，联合香港大学、伊萨伯斯集团、武汉大学及物理研究所，成功开发出大面积4H/3C-SiC单晶复合基底，突破了低压（<600伏）4H-SiC器件的比导通极限。

团队提出了一种创新的异相集成方案，结合了“高质量4H-SiC薄膜+低阻抗3C-SiC基板”。该方法既保持了4H-SiC的高晶质质量和高击穿场强，又充分利用了3C-SiC的低电阻率，有效解决了长期以来限制器件开发的权衡。异相集成基板的电阻率降至0.39 mΩ·cm——比传统4H-SiC基板低45倍——为低压SiC功率器件的性能飞跃提供了新途径。

SUSTC研究团队在高速集成电路设计方面取得了关键成果

最近，南方理工大学（SUSTC）工程学院与国家示范微电子学院潘全领导团队在高速通信和光电集成电路设计方面取得了进一步突破。

1. 一台56 Gbaud、7.3伏每秒线性调制器发射机，基于AMUX固有前馈均衡器和击穿电压三重器

该研究提出了一种半速率线性发射机，整体集成了2：1模拟多路复用器（AMUX）和用于光学调制器的线性驱动器。通过利用时钟与半速率数据流之间的时序关系，AMUX本质上实现了前馈均衡器（FFE），通过调整时钟延迟，可以重新配置为两分或三分接模式。

为了进一步增强输出电压摆幅和线性性，作者提出了一种新的“击穿电压（BV）三重拓扑”用于线性驱动器。通过叠加三个异质结双极型晶体管（HBT），并利用放大的输入信号对顶部两个HBT的基极进行偏置，驱动器在保持良好可靠性的同时，实现了传统级规拓扑的三倍输出摆幅。

该线性驱动器采用130纳米SiGe BiCMOS工艺制造，在6伏普每秒、1吉赫正弦波输出下实现17.1 dB直流增益、39.1 GHz 6 dB带宽和1.6%总谐波失真（THD）。完整的发射机（AMUX + 驱动）在56 Gb/s NRZ作下最大输出摆幅为7.3 Vppd，启用固有FFE后，支持最高112 Gb/s PAM-4传输，摆幅为4.2 Vppd——这是下一代高速光互连技术的关键突破。

2. 基于多阶串扰消除和信号复用的112 Gb/s单端接收前端

论文还提出了基于多阶串扰消除和信号重用技术的112 Gb/s单端PAM-4接收机前端，用于背板链路。引入了N阶远端串扰（FEXT）模型，以准确捕捉高频下的真实FEXT行为。基于该模型，提出了一种新颖的多阶串扰消除与信号重用（M-XTCR）技术，以最大限度减少残余串扰，同时增强高频信号成分的重用。

除了更彻底地抑制残余串扰外，该方法还将提取的串扰能量转化为对有用高频信号成分的主动增强，提升信号质量并减少干扰。

该接收机前端采用28纳米CMOS工艺制造，采用二阶XTCR拓扑结构，并在4英寸信道上验证，信与串扰比为33 dB。测量结果显示，与传统一阶XTCR相比，二阶XTCR在56 Gb/s NRZ下分别提升了21%和34%的水平和垂直眼开度，在112 Gb/s PAM-4时分别提升了24%和18%。该设计实现了0.34 pJ/b的能效，超越了最先进的技术，并为实用的高密度单端互连系统奠定了坚实基础。