如何解决以太网故障？

作者：ZLG致远电子时间：2018-07-20 来源：电子产品世界

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　　从图3和图4可以看出，处理器与PHY端之间的数据信号出现信号完整性问题-反射，均存在振铃和过冲问题，且过冲的幅值已超出芯片可接受范围(芯片与处理器的以太网IO均为3.3V供电)，可能会导致IO口永久性的损坏，且易产生EMI问题。

本文引用地址：https://www.eepw.com.cn/article/201807/389277.htm

　　于是查看原理图设计，发现信号线和控制线上均没有串接电阻，同时PCB上单端信号线没有做等长和50Ω的阻抗，信号传输过程中感受到阻抗突变，导致信号产生反射，继而产生过冲和振铃现象。

　　4.以太网差分电路

　　差分电路的测试主要是通过物理层一致性测试，通过一致性测试评估差分信号的信号质量。本次测试的目的是为了进一步分析差分信号的设计是否满足要求。测试结果如下：

　　图7 物理层一致性测试结果

　　图8以太网眼图模板测试结果

　　从图7和图8可以看出，物理层一致性测试结果为Fail，测试不通过的项主要是以太网眼图模板测试、负过冲测试、边沿对称度测试。从图8的测试结果可以看出，差分信号的幅值已经超出标准值，已经触碰到眼图模板。差分信号的幅值过大，可能是由于信号的反射导致。

　　变压器是串联在差分信号线上的用于隔离的器件，引脚就会产生寄生参数，也会产生阻抗突变，所以也是需要进行考虑的一个方面。于是先排除变压器的影响，通过更换一个不同型号的变压器，输出的结果并没有太大的差别。继续着手分析传输线的阻抗。

　　PCB的阻抗又可以从两方面进行分析。一是走线的阻抗，二是信号线上的匹配电阻。

　　首先从PCB走线的阻抗进行分析，以太网的差分信号是有差分100Ω阻抗要求，本次采用的是E5071C网络分析仪进行测试，测试结果如图9所示：

　　图9 差分信号PCB走线阻抗测试结果

　　从图9看出，差分信号的PCB走线阻抗最大值为109Ω，最小值为100Ω，存在这个偏差的原因是在于差分信号线上的保护器件和匹配电阻，有器件必然就会产生焊盘，所以导致实测值与理论值偏差10Ω也是有可能的，由于在PCB设计阶段要求差分信号的走线阻抗为100Ω，走线阻抗最大允许偏差±10%，所以实测基本能满足设计要求。差分信号的阻抗基本符合要求，继续进行下一项分析。

　　其次从信号线上的匹配电阻进行分析。由于百兆以太网的PHY芯片到变压器之间的差分线上有一个49.9Ω的电阻进行匹配走线，如图10所示。同时隔离变压器的中间抽头具有“Bob Smith”终接，通过75Ω电阻和1000pF电容接到机壳地。然而查阅DP83848KSQ芯片的手册，如图11所示，提到匹配电阻有Layout要求：49.9Ω电阻和0.1uF退偶电容必须靠近PHY端放置。

　　图10 DP83848KSQ芯片差分接口设计图

　　图11 DP83848KSQ芯片Layout指南

　　于是查看PCB布局，结果发现实际的布局将电阻电容放置在靠近变压器的一侧。手册虽然没有描述到该电阻放置错误会有什么影响，于是通过飞线的方法，把电阻电容放置在PHY端，再结合数据线和控制线的反射问题，在信号线的源端串联一个33Ω的电阻，检查无误后，上电进行一致性测试，最终测试结果为Pass，测试结果如图12、13所示，从图12可以看出，整改后的眼图模板测试比整改前的要好，各项测试数据也满足要求。同时也进行通信稳定性测试，最终通信测试48h后，以太网无掉线现象，同时丢包率为0%。

　　测试无误后，重新进行原理图设计，在信号线和控制线上加入串阻。PCB设计方面，数据线做单端50Ω阻抗匹配，把49.9Ω的电阻和0.1uF电容靠近PHY端放置，差分信号线做100Ω阻抗。重新拿到样机后进行网络通信，连续通信三天后无掉线现象，同时丢包率也满足要求，问题解决。整改后的PCB布局及走线如图14、15、16所示。