Cortex-M3的异常处理机制研究
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2．2 异常的返回
Cortex- M3异常返回的操作如图3所示。当从异常中返回时，处理器可能会处于以下情况之一：
◆尾链到一个已挂起的异常，该异常比栈中所有异常的优先级都高；
◆如果没有挂起的异常，或是栈中最高优先级的异常比挂起的最高优先级异常具有更高的优先级，则返回到最近一个已压栈的ISR；
◆如果没有异常已经挂起或位于栈中，则返回到Tread模式。
为了应对异常返回阶段可能遇到的新的更高优先级异常，Cortex—M3支持完全基于硬件的尾链机制，简化了激活的和未决的异常之问的移动，能够在两个异常之间没有多余的状态保存和恢复指令的情况下实现back—to—back处理。尾链发生的2个条件：异常返回时产生了新的异常；挂起的异常的优先级比所有被压栈的异常的优先级都高。
尾链发生后，Cortex—M3处理过程如图3中尾链分支所示。这时，Cortex—M3处理器终止正在进行的出栈操作并跳过新异常进入时的压栈操作，同时通过Ibus立即取出挂起异常的向量。在退出前一个ISR返回操作6个周期后，开始执行尾链的ISR。
3 Cortex—M3和ARM7中断控制器比较
在过去的十年中，基于ARMv4的ARM7系列微控制器广泛应用在各个领域。在ARM7系列中，并没有对中断进行独立的服务，而是通过牺牲处理器一定的性能来换取有效的中断响应和中断处理机制。Cortex—M3高度耦合的NVIC可以实现硬件中断处理，同时支持迟到和尾链机制，加快了异常响应的速度，充分发挥了处理器的性能。图4为Corex—M3和ARM7在中断控制器结构方面的差异。
比较可知，NVIC是直接作为Cortex—M3处理器的一部分，集成在处理器核内部；而VIC只是游离在ARM7内核的外围，这样就必然占用内核资源，影响了处理速度。Cortex—M3和ARM7中断控制器在功能和实现方式上的差异如表2所列。
3．1 处理器响应单个异常
Cortex一M3和ARM7异常处理过程如图5所示。
ARM7处理器的异常开销：
其中，TARM7为ARM7处理异常的时间开销；TARM2_PUSH和TARM7_POP为ARM7进行压栈和出栈的操作时间；TCoretx-M3为 Cortex一M3处理异常的时间开销；TM3_PUSH和TM3_POP为Cortex—M3进行压栈和出栈的操作时间。
可见，由于采用处理器状态硬件保存，Cortex—M3处理器少用了18周期，节省了42．8％的异常开销。
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