FPGA的并行多通道激励信号产生模块
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图6为信号产生和调理输出模块的逻辑仿真图，图中DDSA1～DDSA4为6位的DDS寄存器地址总线，DDSD1～DDSD4为8位的数据总线，DDSclk为同步时钟。通过同步设置，选择了1、3通道输出波形，并使DDSclk输出串行时钟的2分频。从图中可看出，此次是对1、3通道进行信号产生的控制，而没有对2、4通道进行操作。同时将16位的FIFO_DATA控制命令译码后输出，图中FIFO_DATA的0x0125经译码后，选中通道1，并驱动DDSAl输出0x01，DDSD1输出0x25。
4 模块测试
首先对各通道的信号产生电路进行单独的测试，然后任意选择2路通道产生独立的激励信号，再分别选择3路和4路通道进行测试。进行以上测试测得模块各通道间异步工作正常，而后进行通道同步测试。设置多通道波形产生模块16位控制字中的a[5：0]为0x3F，进入同步设置模块，设置通道选择和通道输出频率后，对同步通道进行测试，测得同步通道模块工作正常，满足设计要求。
图7为7个通道同时输出波形的测试，其中1、2、3通道为同步方式输出的3路正弦波，4通道为独立输出的方波。测试后发现，模块具备产生高质量的并行多通道激励信号的能力。
结 语
本文以并行多通道信号产生模型为依据，设计并实现了以FPGA为核心器件的并行多通道信号产生模块，主要包括FPGA系统设计和多通道波形产生模块设计。通过模块测试后发现，该模块具备产生高质量并行多通道激励信号的能力。在后续的研究中，以产生各种复杂的激励信号为主，并通过增加并行算法或采用多嵌入式软核等方法改善模块通道之间的并行机制，充分挖掘各通道的并行特性
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