基于FPGA的两种DDS实现

相位累加器是由一个加法器和一个寄存器构成，假设累加器位数N=6，那么000000代表0弧度，000001代表弧度，相应的000010代表(2π／64)*2弧度，111111代表(2π／64)*63弧度。若频率控制字FCW=000011，并且累加器中的初始相位为O，则经过N=21个时钟周期后形成的二进制序列为000000，000011，…，111111，对应的相位分别为O，(2π／64)*3，…，(2π／64)*63。当第22个时钟周期到来时，加法器溢出，所有位数重置为0，另一个循环周期开始。查找表可以用FPGA中BlockRAM做成，前面的二进制序列作为地址，相位对应的幅度值作为地址对应的值存储起来，这样在时钟频率的控制下通过二进制序列可从BlockRAM中读取相应的幅值，经过D／A后就为所需要的模拟波形。图3为FPGA综合后的RTL级电路图。

2．2 DDWS的数字买现
DDWS的数字实现较为简单，把通过Matlab抽样量化后的数据直接保存为．BAT数据格式，然后在FPGA中用IP核的BlockRAM生成一个ROM，把数据存储进去，这样就可以根据时钟要求输出需要的数据了。
图4为FPGA仿真后的RTL级电路图。

3 DDS的性能指标
3．1 频率分辨率
对于频率合成方式的DDS，只要是累加器的位数足够多，理论上可以达到任意无限高的频率分辨率。由式(1)，若N=39，fclk=1，分辨率可达到0．000 18 Hz。但是对于直读方式，分辨率是受到硬件D／A速度限制的，一般如果用四倍的频率速度采集和恢复，分辨率只能达到O．25 Hz。
3．2 SFDR
最常用的评价DDS工作性能的参数是带外抑制比(SFdR)，它是指有效信号的频谱幅度与噪声频谱幅度的最大值之差。实际的频谱合成方式的DDS在累加器的输出和查找表之间还有个相位折断的过程。若累加器的输出A为N位，查找表的输入B为M位，一般情况下N>M，这是为了节约查找表的空间。正是由于这种相位折断才降低了SFDR，使得DDS的性能变坏。以上参数都是可以根据实际的要求估算出来的，例如要产生一个4 MHz、分辨率为O．4 Hz、带外抑制比为60 dB的正弦信号，时钟频率为100 MHz。那么根据式(2)，可以得到N=11；根据实际经验，查找表的每位可以产生6 dB的抑制比，所M=60／6=10 b。由于直接读取法DDS不存在相位折断的问题，所以往往能得到比较好的SFDR。
3．3 信噪比
由于SFDR只与最大噪声的频谱幅度有关，所以相同的SFDR可能有不同的频谱纯度，为此引入了另外一个DDS的性能指标——信噪比(SNR )。信噪比是指信号功率和噪声功率之比，由于涉及到所有的噪声，所以跟频谱纯度息息相关，对于频率分辨率高的DDS，噪声的能量较低，信噪比较大，频谱纯度好。