基于Cyclone III FPGA的DDR2接口设计分析
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图2 FPGA BANK DQS/DQ
表3中展示了FPGA管脚中的DQ分配。可以看到，对于×8架构的DDR2，Bank3只有DQ3B和DQ5B，且DQ3B和DQ5B各自都有9个，DQS1B其实没有属于自己的DQ。其实在Bank4中还有1个DQS2B和8个DQ2B，1个DQS4B和8个DQ4B。
而对于×16架构的DDR2，则有18个DQ3B和1个DQ5B，DQS1B没有属于自己的DQ，其实在Bank4中还有17个DQ5B，这样在Bank3和Bank4中一共就有18个DQ5B。
表3 FPGA BANK Pin
在×32架构的DDR2中则有19个DQ5B，没有DQ1B和DQ3B，在Bank4中还有17个DQ5B，这样在Bank3和Bank4中一共就有36个DQ5B。
对于×9/×18/×36这里暂不讨论，其为QDRII SRAM设计，其多余DQ做奇偶校验使用。
从表4可以看出FPGA是如何支持不同架构的DDR2的，还可以知道同一组的DQ不一定在同一个Bank，不是每个DQS都有自己的DQ，即使DQS有自己的DQ，其DQ数量也不一定相同。
图3 FPGA DQ/DQS Pin
除了DQS和DQ外，DM也有自己专用的管脚，在DDR中DM为数据信号（DQ）屏蔽位，由于DM是以8bit为单位起作用的，所以理论上只要有8个DQ便会有一个DM。事实上在FPGA的Bottom边Bank中DM的分配如表5所示。
表4 不同架构DDR2的支持数量
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