SoC用低电压SRAM技术

（1）作为控制NBTI发生的技术，该公司向多晶硅栅极及SiON栅极绝缘膜的界面附近添加了Hf（铪）。Hf可作为使SiON栅极绝缘膜与硅底板界面上存在的氧原子悬空键（DanglingBond）相互结合的催化剂发挥作用。由此可控制悬空键引起的NBTI现象。该技术以东芝与NEC电子（现在的瑞萨电子）的CMOS工艺技术共同开发成果为基础，于08年开发而成。

（2）为了降低NBTI等导致的阈值电压变动给晶体管工作造成的影响，该公司使镍发生了硅化反应，并对其周边工艺进行了改进。这样，镍便会在硅底板中异常扩散，形成结漏电流源，从而控制晶体管的阈值电压随着NBTI等发生大幅变动的现象。

东芝采用这些方法在SoC上混载了50M~60Mbit左右的SRAM,而关于DRAM,则采用通过40μm引脚的微焊点（Microbump）使其与SoC芯片层积的方法。东芝已通过部分65nm工艺导入了该方法，今后还打算在40nm工艺上沿用。东芝的亲松表示“从DRAM的容量、数据传输速度及工艺成本等方面来判断，尖端工艺最好不要在SoC上混载DRAM”.东芝的目标是“向客户提供结合最尖端的SoC技术与SiP技术的模块”.目前DRAM的最大容量约为512Mbit,东芝计划今后使1Gbit以上的DRAM与SoC实现芯片层积。