基于SERDES收发器和CPRI的电信系统低延迟变化设计

　　采用基于SERDES的FPGA混合结构，还需要桥接FIFO来支持从高速PCS时钟到FPGA时钟域的转换。通过设计，这个FIFO可导致多达2个并行时钟周期的延时变化。在2.488Gbps的线速下，PCS并行时钟以该速率的十分之一运行，时钟周期大约为4ns。因此，FIFO(TxRx)的每个方向上都有±8ns的最大延迟变化，这导致一共±16ns的延迟变化。

　　使情况变得更糟糕的是设计者没有预见到这些延时变化。因此不能在系统级估计和补偿这些变化，在支持诸如分集传输和GPS服务时，这是主要的问题。

　　图4：桥接FIFO导致的延时变化。

　　针对基于FPGA的传统嵌入式SERDES/PCS，表1总结了导致整个执行时间发生的主要因素，并与CPRI规范进行了比较。分析这些数目，可很清楚看到字对齐和桥接FIFO对大的延时变化起主要作用，导致超过规范的来回行程延时容忍度。

　　幸运的是，通过对传统的实现做一些小的修改就可以解决这个问题。用户可以绕过嵌入式数字PCS功能，在FPGA中实现这些逻辑。因为现在的逻辑运行在单个FPGA时钟域中，所以这个方法不再需要桥接FIFO，并且设计者可以访问导致延时的字对齐电路。在FPGA逻辑里可以通过访问寄存器的方式来获得字对齐电路测量到的延迟信息，而从在系统级针对延时变化进行补偿。这些补偿允许无线头之间在指定的窗口内进行传输以支持前面提到的业务，诸如分集传输和GPS。图5给出了低延迟设计的实现方案，关键元件都在FPGA逻辑中实现。

　　如果采用这个推荐的实现方案，则不再需要导致大的延时变化的单元，即省去了桥接FIFO。可访问字对齐电路的寄存器使用户能计算并进行系统级补偿，以确保不同无线头的传输都在规定的时序窗内进行。当然，模拟SERDES和CPRI IP，或者设计本身仍然存在延时，但此时整个配置的精确度已得到大大改善，可以在多跳应用中使用。该方案占用的器件资源很小，新的模块只需几百个LUT。表2列出了这个配置中新的延时变化。可以看到总的延时变化大大下降。对单跳来说这很容易满足来回行程延时规范，对支持多达4级的多跳应用是足够的低。

　　图5：低延迟设计的实现方案，其中关键元件都在FPGA逻辑中实现。

　　使用FPGA的另外一些优点

　　许多年来FPGA是无线工业获得成功的一部分。从简单的粘合逻辑功能和基带滤波器到更复杂的功能，例如在如今RRH设计中所需要的数字上变频、数字下变频、峰值因子衰减和数字预失真，充分利用了FPGA的灵活性和产品快速上市的优点。嵌入式DSP块、嵌入式存储器和高速串行I/O(SERDES)的特性与无线设备供应商的新需求需要完美地吻合。随着可实现CPRI功能的低成本器件的引进，例如LatticeECP2M FPGA系列，基站设计者有了有力的杠杆，在可编程平台上集成了系统级的功能，还有除了技术功能以外的关键因素：低成本、低功耗和小的器件尺寸。

　　本文小结

　　远程基站拓扑结构在功耗、部署的灵活性、更小的固定面积，以及更低的CAPEX和OPEX方面系统供应商提供了许多优点。一个集成和灵活的低成本平台能满足新兴且不断变化的规范非常关键，低成本FPGA对满足这些需要是理想的选择。对基于FPGA的CPRI实现用于RRH拓扑结构有一些批评意见，主要是说它们不能够符合CPRI所要求的精确链接规范。本文说明了事实并非如此，事实上，甚至可以轻松地支持多跳RRH拓扑结构。因此，可编程低功耗解决方案且非常诱人的价格是下一代BTS开发是最好的方法。