赛灵思SSI技术为FPGA带来全新密度、带宽和功耗优势
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从基本的 ASMBL 架构出发，赛灵思已经推出了实现堆叠硅片集成的三项重大改进(如图3 所示)。首先，每个芯片 Slice 接收自己的时钟和配置电路。其次，对走线架构进行了改进，通过对芯片进行表面钝化处理，实现了 FPGA 逻辑阵列内部布线资源的直接连接，绕开了传统的并行和串行 I/O 电路。第三，对每个芯片 Slice 进行进一步加工，形成微凸块，以便将芯片连接到硅基片上。与采用传统 I/O 相比，正是这项创新使连接的数量大幅增加，同时又显著降低了时延和功耗(与标准 I/O 相比，单位功耗芯片间连接功能提高了 100 倍)。
本文引用地址：https://www.eepw.com.cn/article/127574.htm
图 3：针对硅片堆叠集成进行优化的 FPGA 芯片 Slice
硅通孔技术实现硅中介层
无源硅中介层负责 FPGA 芯片的互联。它采用风险低、良率高的 65nm 工艺技术制造而成，拥有四个金属化层，以构建用以连接多 FPGA 芯片的逻辑区的成千上万条迹线。(如图 4 所示)
图 4：无源硅中介层
图5是已经组装完成的芯片堆叠的“X 光透视图”。它在无源硅中介层上并行放置了四个堆叠的FPGA芯片(底视图)。通过透明显示，可以观察到用硅中介层上的走线连接起来的 FPGA 芯片 Slice(未缩放)。
图5：组装完成的芯片堆叠的“X光透视图”
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