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Verilog HDL基础知识9之代码规范示例

  • 2.Verilog HDL 代码规范 模板示例//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights reserved // //   File name    
  • 关键字: FPGA  verilog HDL  代码规范  

Verilog HDL基础知识9之代码规范

  • 1.RTL CODE 规范1.1标准的文件头在每一个版块的开头一定要使用统一的文件头,其中包括作者名,模块名,创建日期,概要,更改记录,版权等必要信息。 统一使用以下的文件头:其中*为必需的项目//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights&nbs
  • 关键字: FPGA  verilog HDL  代码规范  

详解CPLD/FPGA架构与原理

  • 可编程逻辑器件(Programmable Logic Device,PLD)起源于20世纪70年代,是在专用集成电路(ASIC)的基础上发展起来的一种新型逻辑器件,是当今数字系统设计的主要硬件平台,其主要特点就是完全由用户通过软件进行配置和编程,从而完成某种特定的功能,且可以反复擦写。在修改和升级PLD时,不需额外地改变PCB电路板,只是在计算机上修改和更新程序,使硬件设计工作成为软件开发工作,缩短了系统设计的周期,提高了实现的灵活性并降低了成本,因此获得了广大硬件工程师的青睐,形成了巨大的PLD产业规模
  • 关键字: CPLD  FPGA  架构  

Verilog HDL基础知识8之综合语句

  • 可综合语句1.要保证Verilog HDL赋值语句的可综合性,在建模时应注意以下要点:2.不使用initial。3.不使用#10。4.不使用循环次数不确定的循环语句,如forever、while等。5.不使用用户自定义原语(UDP元件)。6.尽量使用同步方式设计电路。7.除非是关键路径的设计,一般不采用调用门级元件来描述设计的方法,建议采用行为语句来完成设计。8.用always过程块描述组合逻辑,应在敏感信号列表中列出所有的输入信号。9.所有的内部寄存器都应该能够被复位,在使用FPGA实现设计时,应尽量使
  • 关键字: FPGA  verilog HDL  综合语句  

Microchip推出低成本PolarFire SoC Discovery工具包 加速RISC-V和FPGA设计

  • 嵌入式行业对基于RISC-V®的开源处理器架构的需求日益增长,但在商用芯片或硬件方面的选择仍然有限。为了填补这一空白并推动创新,Microchip Technology Inc.(微芯科技公司)宣布推出PolarFire® SoC Discovery工具包。通过为嵌入式处理和计算加速提供用户友好、功能丰富的开发工具包,Microchip可帮助各种水平的工程师采用新兴技术。新发布的开源开发工具包具有支持Linux®和实时应用的四核 RISC-V 应用级处理器、丰富的外设和95K低功耗高性能FPGA逻辑元件。
  • 关键字: Microchip  PolarFire  嵌入式系统工程师  RISC-V  FPGA  

Verilog HDL基础知识7之模块例化

  • Verilog使用模块(module)的概念来代表一个基本的功能块。一个模块可以是一个元件,也可以是低层次模块的组合。常用的设计方法是使用元件构建在设计中多个地方使用的功能块,以便进行代码重用。模块通过接口(输入和输出)被高层的模块调用,但隐藏了内部的实现细节。这样就使得设计者可以方便地对某个模块进行修改,而不影响设计的其他部分。在verilog中,模块声明由关键字module开始,关键字endmodule则必须出现在模块定义的结尾。每个模块必须具有一个模块名,由它唯一地标识这个模块。模块的端口列表则描述
  • 关键字: FPGA  verilog HDL  模块例化  

Verilog HDL基础知识6之语法结构

  • 虽然 Verilog 硬件描述语言有很完整的语法结构和系统,这些语法结构的应用给设计描述带来很多方便。但是 Verilog是描述硬件电路的,它是建立在硬件电路的基础上的。有些语法结构是不能与实际硬件电路对应起来的,比如 for 循环,它是不能映射成实际的硬件电路的,因此,Verilog 硬件描述语言分为可综合和不可综合语言。下面我们就来简单的介绍一下可综合与不可综合。(1) 所谓可综合,就是我们编写的Verilog代码能够被综合器转化为相应的电路结构。因此,我们常用可综合语句来描述数字硬件电路。(2) 所
  • 关键字: FPGA  verilog HDL  语法结构  

英特尔FPGA Vision线上研讨会亮点抢先看

  • 继宣布将可编程解决方案事业部 (PSG) 作为独立业务部门运营后,英特尔将于3月1日举行FPGA Vision线上研讨会。届时,首席执行官Sandra Rivera和首席运营官Shannon Poulin将分享有关全新企业品牌、公司愿景与战略,以及市场增长机会的更多信息。 英特尔PSG团队诚邀您参加本次线上研讨会,深入了解独立运营的全新FPGA公司,持续增长的市场及客户需求,以及我们旨在助力行业创新加速的产品路线图。与此同时,线上研讨会还将重点介绍FPGA在AI领域的布局,即如何使AI在数据中心
  • 关键字: 英特尔  FPGA  

Verilog HDL基础知识4之阻塞赋值 & 非阻塞赋值

  • 阻塞赋值语句串行块语句中的阻塞赋值语句按顺序执行,它不会阻塞其后并行块中语句的执行。阻塞赋值语句使用“=”作为赋值符。  例子 阻塞赋值语句  reg x, y, z;  reg [15:0] reg_a, reg_b;  integer count;   // 所有行为语句必须放在 initial 或 always 块内部  initial  begin          x
  • 关键字: FPGA  verilog HDL  阻塞赋值  非阻塞赋值  

Verilog HDL基础知识4之wire & reg

  • 简单来说硬件描述语言有两种用途:1、仿真,2、综合。对于wire和reg,也要从这两个角度来考虑。\从仿真的角度来说,HDL语言面对的是编译器(如Modelsim等),相当于软件思路。 这时: wire对应于连续赋值,如assignreg对应于过程赋值,如always,initial\从综合的角度来说,HDL语言面对的是综合器(如DC等),要从电路的角度来考虑。 这时:1、wire型的变量综合出来一般是一根导线;2、reg变量在always块中有两种情况:(1)、always后的敏感表中是(a or b
  • 关键字: FPGA  verilog HDL  wire  reg  

利用FPGA进行基本运算及特殊函数定点运算

  • 一、前言  FPGA以擅长高速并行数据处理而闻名,从有线/无线通信到图像处理中各种DSP算法,再到现今火爆的AI应用,都离不开卷积、滤波、变换等基本的数学运算。但由于FPGA的硬件结构和开发特性使得其对很多算法不友好,之前本人零散地总结和转载了些基本的数学运算在FPGA中的实现方式,今天做一个系统的总结归纳。二、FPGA中的加减乘除1.硬件资源  Xilinx 7系列的FPGA中有DSP Slice ,叫做“DSP48E1”这一专用硬件资源,这是一个功能强大的计算单元,单就用于基本运算的部分有加减单元和乘
  • 关键字: FPGA  数学运算  

FPGA内部自复位电路设计方案

  • 1、定义  复位信号是一个脉冲信号,它会使设计的电路进入设定的初始化状态,一般它作用于寄存器,使寄存器初始化为设定值;其脉冲有效时间长度必须大于信号到达寄存器的时延,这样才有可能保证复位的可靠性。  下面将讨论FPGA/CPLD的复位电路设计。  2、分类及不同复位设计的影响  根据电路设计,复位可分为异步复位和同步复位。  对于异步复位,电路对复位信号是电平敏感的,如果复位信号受到干扰,如出现短暂的脉冲跳变,电路就会部分或全部被恢复为初始状态,这是我们不愿看到的。因此,异步复位信号是一个关键信号,在电路
  • 关键字: FPGA  复位电路  

Verilog HDL基础知识3之抽象级别

  • Verilog可以在三种抽象级别上进行描述:行为级模型、RTL级模型和门级模型。行为级(behavior level)模型的特点如下。1、它是比较高级的模型,主要用于testbench。2、它着重于系统行为和算法描述,不在于系统的电路实现。3、它不可以综合出门级模型。4、它的功能描述主要采用高级语言结构,如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL级(register tr
  • 关键字: FPGA  verilog HDL  抽象级别  

Verilog HDL基础知识2之运算符

  • Verilog HDL 运算符介绍算术运算符首先我们介绍的是算术运算符,所谓算术逻辑运算符就是我们常说的加、减、乘、除等,这类运算符的抽象层级较高,从数字逻辑电路实现上来看,它们都是基于与、或、非等基础门逻辑组合实现的,如下。/是除法运算,在做整数除时向零方向舍去小数部分。%是取模运算,只可用于整数运算,而其他操作符既可用于整数运算,也可用于实数运算。例子:我们在生成时钟的时候,必须需选择合适的timescale和precision。当我们使用“PERIOD/2”计算延迟的时候,必须保证除法不会舍弃小数部
  • 关键字: FPGA  verilog HDL  运算符  

如何用内部逻辑分析仪调试FPGA?

  • 1 推动FPGA调试技术改变的原因  进行硬件设计的功能调试时,FPGA的再编程能力是关键的优点。CPLD和FPGA早期使用时,如果发现设计不能正常工作,工程师就使用“调试钩”的方法。先将要观察的FPGA内部信号引到引脚,然后用外部的逻辑分析仪捕获数据。然而当设计的复杂程度增加时,这个方法就不再适合了,其中有几个原因。第一是由于FPGA的功能增加了,而器件的引脚数目却缓慢地增长。因此,可用逻辑对I/O的比率减小了,参见图1。此外,设计很复杂时,通常完成设计后只有几个空余的引脚,或者根本就没有空余的引脚能用
  • 关键字: FPGA  逻辑分析仪  
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