RF: 究竟能否成为插入式IP？

　　当移动设备SoC集成射频电路时，它们将需要可重用 RF IP。但是它们能够做到吗？

　　对于下一代智能手机、移动视频播放器以及 Web 漫游附件的整合，其含意不仅是要将多用途基带与应用处理器、加速器和内存一起放到同一片 SoC （系统单芯片）上，而且还要将许多小信号RF电路整合到SoC上。其中就存在一项重大难题。

　　在今天的 SoC 中，要想满足时间表并维持合理的设计复杂性，硅 IP （知识产权）的重用是绝对必要的。但是，尽管 IP 的重用在数字行业人所共知，甚至已经成为一些甚高频模块的常见现象，例如高速I/O的SERDES（串行器/解串器）功能和所有应用类别中的PLL（锁相环路），但对射频应用的 RF 电路，设计重用几乎尚未听说。这是为什么呢？我们能否做一些相关工作？或者说，移动设备的下一代 SoC 肯定大部分是定制芯片吗？

　　按问题大小排列

　　在这些问题中，最要紧的是移动系统SoC中大块的片芯区。这一情况并不单单因为射频倾向于大面积——它有远超出最低限度的晶体管和几乎不可缩小的电感与电容，还因为高级手机要求在一个SoC上有多个射频。

　　例如，考虑这样一种典型的概念设备，它可作为多频手机和互联网终端，能获得当前可用的任何最佳网络连接。此类手机将有一个LTE（长期演进）射频，用于连接蜂窝电话网络；一个802.11n MIMO（多输入/多输出）Wi-Fi 射频块，用于与任何可用的 Wi-Fi 接入点建立多天线连接；至少一个UWB（超宽带）射频，用于实现蓝牙、无线 USB 或专有的近程、高带宽协议；还有一个GPS（全球定位系统）接收器，用于获得位置信息。这些组件没有一样是微不足道的，并且对 802.11n MIMO 射频，面积会相当大（图 1）。

　　最初，这些射频可能全部位于单独的片芯上。但是设计压力强制它们中的许多（即使不是全部）都迁移到SoC上。大信号RF模块将属例外，例如功率放大器和天线开关，它们可能保持在 SoC 以外。

　　一个典型射频中的小信号 RF 模块很容易列举（图 2 ）。在多数现代射频中，它们几乎以相同的配置重复出现。但是这一情况并不意味着能简单地重用整个射频模块或单个功能。
　
　　鉴于这么高的复杂性，如此多的片芯区，以及如此多的利害攸关因素，似乎 SoC 设计者（尤其是缺乏内部 RF 专业知识的 SoC 团队）显然会希望以第三方IP方式获得自己的射频模块。但今天的实际情况是，他们不会这样做。甚至从中期来看，这些SoC设计中的一些或多数射频模块的设计工作将由SoC 设计团队自己承担，而非第三方IP开发者。造成这一困境有若干个重要原因。

　　所有这些原因都源于可重用 IP 的理念。要想重用，IP模块必须具有一种能明确理解的功能，创建者和用户对该功能达成一致共识。它必须有明确定义的端口，并且必须根据它们与模块功能的关系以及许可的信号特征，明白无误地定义这些端口的信号。没有这些基本约束，IP 就不会像可重新设计一样地可重用。但这些要求中的每一项对于 RF 射频 IP 都成问题。

　　首先是标准问题。当然，几乎所有非专利的空中接口都有明确的标准，并有验证IP和互操作性测试。但问题是射频的实现。Berkeley Design Automation的首席执行官 Ravi Subramanian 警告说：“这些标准射频的收发机体系结构仍在发展之中。构建射频的方式仍取决于您将用它提供服务的市场。”例如，尽管一个 UWB 射频的结构非常像 802.11 射频，但细节看上去是不同的（图3）。

　　Synopsys 公司的混合信号产品营销经理Navraj Nandra表示：“即使标准射频的定义也不像你想象的那么明确。”他指出，不同国家可能以不同方法实现同一个标准射频。美国的WiMedia射频使用 Band Group 1。其他国家使用更高频率的频段组，因此需要不同的射频设计。

　　Subramanian说：“对那些有能力的公司来说，将这些射频放到SoC上的 CMOS 中的工作也是皇冠上的明珠。射频与高性能的整合能力对于他们的产品必不可少，并能使他们脱颖而出。他们并不打算购买 IP 做射频，虽然可以这么做。”
如何获得射频内子模块的许可呢？毕竟，您可以获得与某些模块运行一样快的第三方 PLL 许可。Nandra 表示，这种情况也不会出现。“射频中有明确的功能块：RF 前端、混频器、数据变换器，等等。但现在的问题是，没有定义模块的确切分区以及它们之间的接口。例如，在 PCI（外围设备互连） Express 环境中，PHY（物理） 和MAC（介质访问控制）层之间有工业标准的管道接口，但是没有定义射频硬件内各功能之间的接口。”

　　MIPS 无线系统小组执行副总裁Carlos Leme称：“这些接口的难度很大。这不只是一个将它们插到一起的问题。你需要观察各块之间RF信号的所有负载与阻抗匹配需求。”块内的功能也没有明确定义。Leme继续说：“RF 电路的分区十分复杂。块的规格相互影响。”Leme 解释说，技巧娴熟的RF设计者可能选择在电路的一个部分接受更多的噪声，而在另一个部分补偿它。Leme补充说：“正是由于这一原因，从来也不存在一个规模性的 RF构建块IP 市场。最终您总得与设计团队密切合作，那它就不是真正的 IP 了。”

　　信号和噪声

　　即使一个设计团队会接受前面定义的构建块，整合过程也会是非常困难的。问题涉及可重用 IP 定义的另一个组成部分：块应在明确定义的引脚上有良好定义的信号。这一概念对 RF 设计的困难之处在于：RF电路和芯片其余部分之间的交互并非只涉及已定义的信号，甚至是 IP块和芯片其余部分之间的预期路径。这一情况可能导致一些有意思的问题。

　　首先，有连接问题。不能简单地应用一种数字化布线工具，将一个硬IP块上的引脚连接到它们的目的地，并结束在一个工作射频上。RF 信号路径必须进行阻抗匹配。它们关注寄生效应。有时，它们非常关心所需连接节点上发生的一切。

　　即使拥有到安静、行为正常节点的阻抗匹配连接，但在所采用工艺的验证中，会有一部分硬 IP 在芯片中的性能不同于在测试芯片中。通常，这种不可预见性的原因来自于 RF 电路与不包含已定义信号路径的片芯上其余部分之间的相互作用。

　　Cadence的高级产品营销经理Hany El Hak表示：“在 RF设计中模型有问题，这并非肯定源于从代工厂或 IP 供应商获得的RF模型不准确，而是因为IP设计者在构建模型时所做的假设并不总能传达给IP用户。”

　　他解释说，如果 IP 设计者假设了一个最大电源噪声数值，您需要知道它，以验证设计中IP上的电源脚确实没有超过该数值。他指出：“总的来说，问题是，在RF域中存在着不遵循信号路径的耦合与干扰。”电源噪声只是El Hak举出的一个例子。另一个例子是基材耦合。直到不久以前，即使最好的CMOS逻辑流程几乎不可能得到准确的基材模型。 El Hak表示，现在有了那些模型，代工厂乐于分享它们。“但是基材耦合模型非常复杂。如果电路模型包含了它们，那么整体问题的复杂性会剧增。必须采用一些正式方法来降低模型的复杂性，如删除电路不是特别敏感的寄生路径，以使仿真切实可行。例如，在Spectre中就有完成这项任务的工具，但它不是全自动的。简化模型的准确性仍然取决于设计者对删简电路的指导原则。”

　　验证问题

　　由于射频IP块和基材、电源脚、信号脚甚至附近无关走线之间干扰的潜在可能性，即使经验丰富的RF设计者也会带着某种程度的敬畏去处理集成块的验证。这不用惊讶，它并非一件轻而易举之事。

　　RF设计服务工作室 Tahoe RF Semiconductor的总裁兼首席执行官Irshad Rasheed警告说：“真正要做的是整个系统的验证，而不只是IP块。单从顶层定义系统就可以占到设计周期的15%~25%。一旦完成，许多设计团队就开始用Verilog模型和足够完成模拟/混合信号功能仿真的提取数据，从行为级对系统作分析。”他告诫说，直接进入 IP 集成及提供整个芯片的 GDS（图形数据系统）-II 是有可能的，但是风险极大。“基材耦合和来自数字电路的噪声刺激的模型从来没有那么好。VCO（压控振荡器）从未集中。风险非常大。”

　　与此相反，Rasheed建议说，设计部门可在测试芯片上实现射频电路。这些元件开始时可采用小型结构，只是验证电路模型，并发展到由数字噪声生成器环绕的整个射频块，以仿真最终 SoC 上的环境。他说：“利用测试芯片，可以验证大量的射频行为，然后再结束整个SoC的最终掩码。”

　　对各种情况，Rasheed 都强调顶层仿真的重要性，它要足够抽象，能查看设计作为一个实际射频时的行为，并且能足够精确地预测到问题。他说：“需要能反映电路级实际情况的Verilog-A模型。实现这一目标需要大量的RF综合经验。它需要在Spectre、RF-Spice和Verilog-A模型之间轻松地来回移动。并且它需要知道‘gotchas’（关键点）将位于何处，以便能够在较高层级的模型中捕获它们，而不会在下面的设计中遭受它们困扰。实际上，RF 设计者必须参与芯片验证过程。”

　　Berkeley Design Automation公司的Subramanian反映出验证工作的难度，它将RF IP的验证分为五个阶段：功能仿真、性能分析、噪声分析、与封装设计交互的审查，以及对工艺变量敏感度的分析。糟糕的是，尽管需要在块整合前完成前两个阶段，但是在 SoC 的整合和布局后，所有这五步都是必要的。

　　变化性

　　接下来有变化性问题——这不但包括工艺、电压和温度的变化，还包括封装和电路板的变化。放进SoC中的射频必须采用制造 SoC 的数字CMOS 工艺。但是在该工艺的所有环节中，该芯片都必须功能正常。它必须能采用市场营销部门为芯片构想出的各种封装变种。它必须能用于客户的电路板设计。

　　在这场不平等的对弈中，RF设计者有两种基本武器：可靠的电路设计和数字配置。从真空管时代起，第一种因素（即电路的可靠性）就一直是RF设计者的一个工具。它来自于固态电路设计经验、充分的仿真，而许多设计者还力举足够的测试芯片。但是随着RF电路集成到数字CMOS工艺中，设计者有了一种改变射频设计本质的新武器：数字可配置性。

　　MIPS的Leme表示：“射频对寄生效应非常敏感，而寄生效应对各个工艺变种并不稳定，也不能准确建模。我们需要利用更多的寄生数据来改进设计工具包。但是即使如此，最终，也要采用数字修整方法使电路与工艺完美定位。我们试图为IP增加尽可能多的可配置性。”

　　Leme认为先进CMOS工艺有助于增加可配置性。“一旦达到 90nm 或 65nm，模拟开关就非常好。可以在不使信号严重降级的情况下使用它们。”这一能力为一种设计样式开启了方便之门，此时数字信号可以打开和关闭开关，不但可以调整偏置电流或阻抗匹配，还可完成有源元件在信号路径上的切进切出。

　　Subramanian 表示，这对于RF设计是一种新的设计方式。他说：“先进 的CMOS工艺对于RF 而言有其局限性，但是它们提供了大量可供使用的晶体管。这使设计者习惯于在无力实现规格的情况下都用晶体管来达到目的。因此，SoC 上的RF-CMOS电路倾向于远远大过传统的RF设计：可能在其中一个上看到10 万个晶体管。”

　　在这种新设计方式中，可配置性接受了那种在设计时未准确了解关键参数的懒惰。Synopsys的Nandra说，特别是对噪声来说，模型是一个问题。“首要问题是栅极噪声。如果要像积极的SoC设计者那样，在工艺生命周期的早期开始设计，晶体管级的噪声模型可能不具备准确的稳定性。在测试芯片的划片槽中放一些工艺监控设备以帮助校准模型，这是一种不错的做法。然后，可在以后在 IP 中包含测试结构，进一步帮助校准。”来自那些结构的数据可设置集中电路的数字参数。

　　走向IP 重用

　　RF设计中使用海量晶体管、性能监控器和校准电路，这种做法已改变了射频的本质，即使之从仅有少量有源器件的优雅小电路改变为复杂度难以置信的数字电路，而其信号路径上只有一些RF器件。这一演化促使我们转向可重用RF IP的目标。
著名工程师、BroADCom工程总监Arya Behzad坦率地总结了目前的状况：“如果不能重新利用IP，就不可能生产出我们的系列产品。但一般来说，与数字或其他模拟IP相比， RF IP在重用时需要更多的修改。”Behzad表示，这一现实促使Broadcom RF设计部门根据应用情况，有意识地设计出针对重用的射频模块。Behzad说：“如果我们正在为全新的市场领域设计一种射频，并且我们只是想得到一些经验，我们可能会做一次性设计。但是，如果我们是为一个有些经验的市场开发完整的产品线，我们将计划重用问题，尽管这要消耗一些片芯面积。理念是利用所有那些短通道器件，并且用大量这种器件使射频更加灵活。最终，您的内核周围有大量电路。”

　　显然，这种灵活性要以空间和功耗为代价。因此可重用设计并非一种教条，而是另一种工程的权衡。Behzad 说：“例如，如果您想设计一个可重用的射频，那么可能发现为单入、单出射频设计的块中的 70% 可重新使用在MIMO射频中，尽管MIMO射频的要求更为严格。”

　　Behzad 解释说，假定针对可重用设计了射频，那么整合就成为这样一个过程，即IP 的可配置性与新SoC 需求的匹配。但是这一过程本身可能比较复杂。他指出，一台802.11n收发的数字控制大于2kB。他解释说，“很多这些数位要与芯片的其他部分实时交互。为了验证在新环境中的运行，需要在Verilog-A模型、数字模拟之间移动，并且在一些交互中还涉及晶体管级仿真。我们发现这个要求在初始化序列时特别成问题。”

　　Behzad表示，验证块之间的耦合是另一个难点所在。“不可能捕获一切，例如基材或封装耦合。问题是，当确实需要将片芯、封装和电路板一起建模，它将成为一个庞大的模型，而仿真无法运行。因此要做一些简化假设，这为错误打开了大门。”Behzad警告说：“您不能得到最后一分贝的仿真。因此，开始时就要努力使电路对诸如噪声刺激等事物不太敏感，这些因素难以预测或不可能终止。”例如， Behzad 指出基材耦合问题。他叹道：“基材建模工具的声明都言过其实。因此，在添加基材电容时您要根据自己的经验，还有放保护环和使用 N 井。在无法预测的地方，要使设计可靠。”所有这些措施会使RF-IP块可重用吗？Behzad说：“在一个公司内部，这是毫无疑问的。但是对于第三方 IP，我不这么认为。”最后，问题又回到Subramanian有关差异化射频与商品化射频的观点。看起来，有了相对标准的工作电压、极高的截止频率，以及65nm和45nm工艺数量庞大的晶体管，应该有可能使射频具有足够在各种 SoC 设计中重用的可配置性。甚至可能使IP在各个代工工艺中有相对移植能力，尽管有些设计者对于该方法的切实可行持悲观态度。

　　但是 Subramanian 强调说，要使射频立刻拥有针对重用的充足可配置性，对关键应用足够小的面积和足够低的功耗，并且提供足够的射频性能，从而实现最终 SoC 的差异化，这永远都是不可能的。Subramanian 推测说，“我认为，随着时间的推移，我们将看到蓝牙、GPS甚至电视调谐器块可能变得足够商品化，成为第三方IP。但是对于用射频性能帮助最终产品差异化的应用，我认为第三方 IP 将永远不可能。”