Cadence综合技术提供新的方法来实现低功耗

Cadence设计系统公司今天发布了专为Cadence Encounter RTL  Compiler综合技术实现新的低功耗能力，可提升芯片质量（QoS）。Encounter RTL Compiler现在通过将多目标全局优化扩展到动态及泄漏功耗优化，以一种全新的方式实现了低功耗。该单一过程解决方案改进了电源、时序和面积以求获得更高质量的芯片。Encounter RTL Compiler的整个低功耗综合解决方案在所有目标的同步优化上是独一无二的，带来了最快的芯片实现途径。
从事纳米规模设计的工程师们对功耗最为关注，并且功耗业已成为众多项目中最主要的优化对象。在数字化实现流程中，大多数泄漏功耗优化是在RTL到门级综合过程中实现的。Encounter RTL Compiler独一无二的、针对功耗、速度以及面积的单通路方法意味着更高的QoS以及简化的设计流。QoS通过布线衡量一个设计的物理特性，主要包括改进的面积利用率、更高的性能以及更低的功耗。不再需要在多次运行及多种工具中进行试验和错误纠正折衷。
“我们将在接下来的设计中使用Encounter RTL Compiler的电源优化工具。我们已经通过SoC Encounter研究出一套基于Encounter RTL Compiler的泄漏缩减方法，该方法能够帮我们实现高达600MHz的目标速度，同时还能极大程度地减少泄漏功耗。这绝对可以称得上是一举两得。”SandbridgeTechnoloies公司的物理设计师Jeff Turlip如是说。
Cadence公司副总裁Chi－Ping Hsu指出：“借助新低功耗方法，Encounter RTL Compiler将继续改进其能力生产出质量最好的芯片，实现最快的运行时间和最高的容量。我们很高兴能够提供全局综合技术以便在整个设计链中帮助我们的客户实现低功耗设计。Artisan和TSMC已经同Cadence充分合作，并借助它们的低功耗内核、器件库以及工艺技术来验证RTL Compiler。”
Encounter RTL Compiler 包括一套独特的着眼全局算法，可以使当前最具挑战性的低功耗设计实现性能最优化。它可同现有的设计流程一起发挥作用来提升芯片的性能，减少设计时间并获得质量最好的芯片。