CPLD对FPGA从并快速加载的解决方案

　　现场可编程门阵列(FPGA)作为专用集成电路(ASIC)领域的一种半定制电路，可以根据设计的需要灵活实现各种接口或者总线的输出，在设备端的通信产品中已得到越来越广泛的使用。FPGA是基于静态随机存储器(SRAM)结构的，断电后程序丢失后的每次上电都需要重新加载程序。且随着FPGA规模的升级，加载程序的容量也越来越大，如Xilinx公司的Spartan - 6系列中的6SLX150T，其加载容量最大可以达到4.125 MB.

　　1 FPGA常用配置方式

　　FPGA的配置数据通常存放在系统中的存储器件中，上电后控制器读取存储器中的bit文件并加载到FPGA中，配置方式有JTAG、从并、从串、主从4种，不同厂家叫法不同，但实现方式基本都是一样的。

　　(1)边界扫描JTAG方式。单板调试阶段常用JTAG模式，该方式需要控制器，FPGA等芯片JTAG接口构成菊花链，且在该模式下，控制器其他功能不能使用。

　　(2)从串方式。从串加载方式占用资源少，主要是和FPGA相连的I/O接口较少，但是一个配置时钟只能传输一个bit数据，速度相对较低。

　　(3)主从方式。该方式最主要的缺点是配套使用的FLASH存储器必须是FPGA厂家指定的型号，且这个FLASH容量不大，不能和控制器的FLASH共用，使用这种方式，单板上就会有两个FLASH，增加产品成本，因此该方案使用较少。

　　(4)从并方式。即文章中探讨的FPGA加载方案。

　　2从并加载方式的实现

　　以Xilinx公司Spartan - 6系列FPGA为例，与从并加载相关的管脚如表1所示。

　　表1从并加载管脚名称

　　由表1可以看出，从并加载接口占用的管脚资源是比较多的，即使加载数据总线使用8位，也要14个管脚，CPU一般没有这么多通用输入/输出(GPIO)口，因此从并加载一般和CPLD配套使用。其加载流程如图1所示。

　　图1 SPARTAN-6从并加载流程

　　3基于CPLD的FPGA加载方案

　　3.1方案介绍

　　在设备端通信产品中，基于CPLD的FPGA从并加载框如图2所示，配置数据存储在FLASH中，且在加载数据之前，CPU通过局部总线和双倍速内存(DDR)接口，将配置数据从FLASH中搬移到DDR颗粒;真正需要加载时，再通过DDR2接口将配置数据搬移到CPU的缓存中，DDR2接口速度很快，其时钟频率可以达到266 MHz，因此①、②两步加载时间可以忽略不计。

　　图2基于CPLD的FPGA从并加载框