基于CPLD器件的单稳态脉冲展宽电路的设计

　　在数字电路设计中，当需要将一输入的窄脉冲信号展宽成具有一定宽度和精度的宽脉冲信号时，往往很快就想到利用54HC123或54HC4538等单稳态集成电路。这一方面是因为这种专用单稳态集成电路简单、方便；另一方面是因为对输出的宽脉冲信号的宽度、精度和温度稳定性的要求不是很高。当对输出的宽脉冲信号的宽度、精度和温度稳定性的要求较高时，采用常规的单稳态集成电路可能就比较困难了。众所周知，专用单稳态集成电路中的宽度定时元件R、C是随温度、湿度等因素变化而变化的，在对其进行温度补偿时，调试过程相当繁琐，而且，电路工作的可靠性亦不高。对于从事数字电路设计工作的人员来说，最头痛和最担心的，恐怕就是对单稳态电路的设计和调试了。

　　随着电子技术特别是数字集成电路技术的迅猛发展，市面上出现了FPGA、CPLD等大规模数字集成电路，并且其工作速度和产品质量不断提高。利用大规模数字集成电路实现常规的单稳态集成电路所实现的功能，容易满足宽度、精度和温度稳定性方面的要求，而且实现起来容易得多。下面，笔者就如何在大规模数字集成电路中将输入的窄脉冲信号展宽成具有一定宽度和精度的宽脉冲信号做一详细介绍。

　　1 基于CPLD器件的单稳态脉冲展宽电路

　　在众多的CPLD器件中，Lattice公司在GAL基础上利用isp技术开发出了一系列ispLSI在线可编程逻辑器件(以下简称isp器件)，其原理和特点在许多杂志上早有报道，而且国内已有相当多的电路设计人员非常熟悉。Lattice公司的isp器件给笔者印象最深的是其工作的可靠性比较高。图1即是一种将输入的窄脉冲信号展宽成具有一定宽度和精度的宽脉冲信号的电路原理图。

　　图中，TR为输入的窄脉冲雷达信号；CP为输入的系统时钟脉冲信号；Q即是单稳态脉冲展宽电路输出的宽脉冲信号。图中的单元电路符号D1既是展宽脉冲的前沿产生电路，又是展宽脉冲宽度形成电路；D2、D3是二进制计数器，主要用作展宽脉冲的宽度控制电路。根据对脉冲宽度的不同要求，可以采用不同位数的二进制或其它进制的计数器 (这里，脉冲宽度的设计值是3.2μs，而CP脉冲的周期值是0.1μs)；D4是展宽脉冲后沿产生电路，当计数器D3的进位输出端NQ为＂高＂，且CP脉冲的上升沿到达时，D4输出端输出一正向脉冲信号，经D5送至D1的CD"清零"端，从而结束了一个窄脉冲信号的展宽过程，从D1的Q输出端输出一完整的展宽脉冲信号。同时，D5的输出信号还送至D2、D3的CD"清零"端，将其"清零"后，等待下一个窄脉冲的到来。从图1所示的电路原理图中可以看到，通常可以将D3的进位输出信号NQ直接送入D5输入端，作为D1、D2、D3的"清零" 脉冲信号。

　　但从图2所示的时序仿真波形中可以看到，D3的进位输出NQ波形中，除有正常的进位脉冲信号输出外，在其前面还有宽度和数量不等的干扰窄脉冲。如果将NQ脉冲经D5后直接作为D1的"清零"信号，则展宽脉冲的宽度将受干扰窄脉冲的影响而不稳定，因为isp器件中触发器的"清零"操作过程是异步进行的。采用D4后，只有与计数时钟脉冲具有同步关系的那个进位脉冲，才能在D4的输出端形成"清零"脉冲。这样就完全排除了那些干扰窄脉冲的影响，从而保证了展宽脉冲宽度的稳定性和准确性。图2是这种脉冲展宽的时序仿真波形图。所用的器件是Lattice公司的ispLSI1032/883-64PIN的PGA封装器件。