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赛灵思FPGA全局时钟网络结构详解

作者:时间:2014-02-14来源:摘自《电子发烧友》

  在 系列 产品中,全局时钟网络是一种全局布线资源,它可以保证到达各个目标逻辑单元的时延基本相同。其时钟分配树结构如图1所示。

本文引用地址:http://www.eepw.com.cn/article/221556.htm

  针对不同类型的器件,公司提供的全局时钟网络在数量、性能等方面略有区别,下面以Virtex-4系列芯片为例,简单介绍全局时钟网络结构。

  Virtex- 4系列利用1.2V、90nm三栅极氧化层技术制造而成,与前一代器件相比,具备灵活的时钟解决方案,多达80个独立时钟与20个数字时钟管理器,差分全局时钟控制技术将歪斜与抖动降至最低。以全铜工艺实现的全局时钟网络,加上专用时钟缓冲与驱动结构,从而可使全局时钟到达芯片内部所有的逻辑可配置单元,且I/O单元以及块的时延和抖动最小,可满足高速同步电路对时钟触发沿的苛刻需求。

Virtex-4 FPGA全局时钟网络结构

  在FPGA设计中,FPGA全局时钟路径需要专用的时钟缓冲和驱动,具有最小偏移和最大扇出能力,因此最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟,去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟,因为对于一个设计项目来说,全局时钟是最简单和最可预测的时钟。

  在软件代码中,可通过调用原语IBUFGP来使用全局时钟。IBUFGP的基本用法是:

  IBUFGP U1(.I(clk_in), .O(clk_out));

  全局时钟网络对FPGA设计性能的影响很大,所以本书在第11章还会更深入、更全面地介绍全局时钟网络以及相关使用方法。

  模块的使用

  1.模块的组成和功能介绍

  数字时钟管理模块(Digital Clock Manager,)是基于的其他系列器件所采用的数字延迟锁相环(DLL,Delay Locked Loop)模块。在时钟的管理与控制方面,DCM与DLL相比,功能更强大,使用更灵活。DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。DCM的主要优点在于:

  (1)实现零时钟偏移(Skew),消除时钟分配延迟,并实现时钟闭环控制;

  (2)时钟可以映射到PCB上用于同步外部芯片,这样就减少了对外部芯片的要求,将芯片内外的时钟控制一体化,以利于系统设计。对于DCM模块来说,其关键参数为输入时钟频率范围、输出时钟频率范围、输入/输出时钟允许抖动范围等。

  DCM 共由四部分组成,如图2所示。其中最底层仍采用成熟的DLL模块;其次分别为数字频率合成器(DFS,Digital Frequency Synthesizer)、数字移相器(DPS,Digital Phase Shifter)和数字频谱扩展器(DSS,Digital Spread Spectrum)。不同的芯片模块的DCM输入频率范围是不同的,例如:

DCM 共由四部分组成

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