新闻中心

EEPW首页 > 消费电子 > 业界动态 > Cadence与Digital成功缩减Realtek瑞昱数字电视SoC面积

Cadence与Digital成功缩减Realtek瑞昱数字电视SoC面积

作者:时间:2014-02-12来源:电子产品世界收藏

  2014年2月12日,全球电子设计创新领先企业设计系统公司(NASDAQ: CDNS)宣布,半导体(Realtek Semiconductor Corp.) 成功运用® Encounter® RTL Compiler的physical aware RTL合成缩减数字电视面积,并具体实现在高度整合的多媒体 – Imagination PowerVR SGX544MP2的40nm设计上。

本文引用地址:http://www.eepw.com.cn/article/221423.htm

  RTLCompiler独特physical aware的全面映射技术实现资料路径最佳化,能够缩小Imagination设计的关键元件。半导体驾驭先进合成技术,更妥善地结构和映射逻辑到更小的网表(netlist),并在量产运用EDI数字设计实现系统(Encounter Digital Implementation System)成功地收敛时序而获得佳绩。

  半导体发言人陈进兴副总表示:“由于切换至RTL Compiler让我们能够实现缩减设计的占用面积,而达成更快速的流程。我们不断努力提高我们产品的价值, 同时在给定的表现范围内达到任何面积或功耗的缩减, 能够提供给我们的客户具竞争价格下更高效率的产品, 就是脱颖而出的重要关键。”

  同时,瑞昱半导体在这个复杂的40nm 上首次采用的EDI数字设计实现系统,用于模块级(block-level)的收敛。通过运用EDI的层次化设计方法(hierarchical flow)实现速度更快的,并提高了设计投片(tapeout)的可预期性。



关键词: Cadence 瑞昱 SoC GPU

评论


相关推荐

技术专区

关闭