Cadence推出第一套完整支持CPF的解决方案

　　Cadence推出了Cadence Low-Power Solution，这是用于低功耗芯片的逻辑设计、验证和实现的业界第一套完全集成的、标准化的流程。Cadence Low-Power Solution将领先的设计、验证和实现技术与Si2 Common Power Format （CPF）相集成，为IC工程师提供端到端的低功耗设计方案。CPF是在设计过程初期详细定义节约功耗技术的标准化格式。通过在整个设计过程中保存低功耗设计意图，该解决方案避免了费力的人工操作，大大降低了与功耗相关的芯片故障，并在设计过程初期提供功耗的可预测性。 


　　随着节能器件需求的增加，低功耗设计技术正在成为主流。例如，便携应用设备需要较长的电池使用时间，这就使得合适的功耗节约成为必然。高度集成、高性能的90纳米以下芯片对热量管理提出了挑战，而这就要求整个芯片的功率优化。而大型终端产品应用如服务器群组的所有层面都需要功率优化，以降低整体能量消耗。此外，与封装相关的成本考虑也推动着设计师采用低功耗设计。 

　　为了满足这些不同的需求，设计师正越来越多地采用高级低功耗设计方式，例如电源关断（PSO）、多供应电压（MSV）以及状态保留功率闸（SRPG）。然而这些技术的EDA支持是支离破碎的，不同的工具需要不同的方式来表示低功耗意图。结果，设计师不得不通过一系列的特殊手段定义低功耗功能，例如在同一个设计中多次人工地输入功耗数据。这个过程不仅枯燥而且很容易出错，更重要的是，它使得设计的可预测性和验证变得极其困难。 

　　全新的Cadence Low-Power Solution通过在CPF规范中建立一个设计功耗意图的单一的表示法解决了这一困难，促进了IP复用和RTL轻便性。这种表现法跨越了逻辑设计师、验证工程师和实现工程师所使用的Cadence Logic Design Team Solution和Digital Implementation解决方案，包括计划和以指标为驱动的流程管理、仿真、逻辑综合、等效验证、测试、布局、布线和电压降分布分析。它能够让由多类型专家构成的整个项目团队以包含了低功耗意图的共同的设计角度开始工作。它还大幅提高了设计可预测性，并将芯片故障的风险降到最低。 

　　Common Power Format与Power Forward Initiative 

　　新的Cadence Low-Power Solution的一个重要促进因素是Common Power Format (CPF)的集成。CPF提供了一个标准的词典，从设计到验证和实现均可标识，保证了整个流程的一致性。 

　　CPF 1.0 已经经过了Power Forward Initiative（PFI）顾问们的全面审核，他们是代表电子产业各细分市场的领导厂商，包括半导体、代工厂、半导体设备、系统和电子设计自动化公司。PFI顾问提供了超过500项建议，这些都已经加入到CPF 1.0中，他们于2006年末捐献给Si2 Low Power Coalition（LPC）。将来LPC将负责CPF的推进。LPC已经审核了CPF 1.0，按照Si2标准化进程，已将CPF暂时批准为Si2规格。 

　　供应情况 

　　作为Cadence Torino项目的一个里程碑，Cadence Low-Power 解决方案目前已经上市，并且预定将于年内加入支持Cadence新技术的有功耗意识的流程。其它Torino的产品将于2007年内陆续公布。