快速响应FSK控制环路系统的模拟前端
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控制回路基础
fsk控制回路的模拟前端包括三个主要部件：adc、锁相环(pll)、压控振荡器(vco) (图1)。adc对输入信号进行数字化处理并控制pll。pll锁定频率并稳定vco
，vco针对给定电压输出一个特定频率。总而言之，这些电路将某一模拟电压转换成一个调制频率。fsk是一种结构简单且响应速度快的调制方案。
原理图设计及器件选型
图2为模拟前端的结构框图和主要组件，该设计中的adc有两个功能：数字化输入信号、利用adc输出控制pll。这种方法可减少元器件数目，缩小环路延迟时间，从而简化设计。这里，输入信号通过两个12
位adc max176进行数字化处理。
使用adc控制pll时需要正确选择pll，并不是所有pll都适合该设计。这里选用motorola的mc145151 pll，因为该器件允许以并行方式装载控制数据。mc145151也工作在设计频率范围内：12.0mhz至12.5mhz。选择1mhz晶振用于mc145151
pll，divide-by-r配置为000 (divide-by-8)。得到的pll步长是125khz (1mhz / 8 =
125khz)。pll 的divide-by-n设置为00000001100xxx。divide-by-n设置为5个数值中的一个(最后三位由adc的数字输出设置)。得到的5个数值是96、97、98、99和100。
本设计使用minicircuits pos-25 vco，因为它在12.0mhz至12.5mhz范围内保持线性。
本文引用地址：https://www.eepw.com.cn/article/21161.htm
另外，四路双输入与非门ic (74hc00)和双路4位计数器(74hc393)为adc增加时序逻辑，将max176配置为连续转换状态。8位移位寄存器(74hc595)用来移出并行格式的adc数据。带缓冲的可调比例、3位r2r
dac可缩短锁定时间，并放宽锁相环对滤波器指标要求。用r2r梯形结构实现分立的3位dac，dac的标称输出对进入vco的电压进行微调。求和放大器(max474)用来对三个电压求和，分别是：
3位r2r dac的输出，该输出被调整至由adc输出设置的微调电压，并与粗调电压相加。这一过程使vco输入电压接近特定输出频率对应的电压。
粗调电压，该电压是预先设定好的，其值接近vco频率预先确定的电压。
相位检测电压，该电压由锁相环设置，并与微调和粗调电压相加。其目的是调整最终电压以将vco锁定到指定频率。
用三个电压之和(而不是仅仅依靠相位检测器输出)设置vco，将大大减小pll锁定时间。
当两个adc对接踵而来的信号进行数字化时，它们的组合串行输出可能是四个值当中的一个。输入adc的eoc信号用来表示一个新的12位字的起点。从而得到以下五种可能的位配置(并得到五种除法值)：
1xx - 或除以100或更大的数，适合vco输出频率大于12.5mhz
(增量为1mhz / 8 = 125khz，125khz x 100 = 12.5mhz)
000 - 或除以96，适合vco输出频率为12.0mhz
(增量为1mhz / 8 = 125khz，125khz x 96 = 12.0mhz)
001 - 或除以97，适合vco输出频率为12.125mhz
(增量为1mhz / 8 = 125khz，125khz x 97 = 12.125mhz)
010和011时重复这一方法。如果知道是哪个adc中的哪一位，可以很容易地确定对应于位格式的频率。使用max176时，eoc信号的上升沿表明下个时钟周期输出将出现一个新字。接收fsk数据时，必须进行适当的解码。
adc选择依据
adc的选择取决于几个具体设计参数。针对本设计而言，被数字化的信号其带宽相对较低(不到5khz)。选择12位adc 如max176时，采样速率为250ksps或更高，留下很大的信号余量。这里对非线性指标要求不太精确，低功耗特性有助于便携式应用；然而该设计适合连续转换。由于不需要微型控制器，因此简化了adc接口。许多新型adc提供了可降低功耗、节省空间，并简化微型控制器接口的方案。max1286便是具备这些特点的adc，这一双通道12位adc采用8引脚sot23封装。
控制逻辑电路需要串行输出adc，但是，如果带有其它逻辑电路，如并行-串行移位寄存器，那么也可以使用并行输出adc。满足设计要求，具备更高采样率的adc是max1304，它是高速、12位、多路、同时采样adc，并行输出。
为实现精确测量，可以使用分辨率更高的sar adc，如max1069 (14位)或max1169 (16位)。这些多路adc具有较高的直流精度(±1 lsb的inl和dnl)、较大的动态范围(90db的snr)，以及可选的i2c、spi或并行接口。
为进行原型设计和基本验证，本设计使用了两片max176 adc。max176采用dip封装，易于在面包板上测试。adc包括内部采样/保持电路，0.4μs 采集时间、内部基准、3.5μs (最大)转换时间以及低至148mw的功耗。
总结
该设计开发了一个硬件连接的fsk控制回路，工作在连续模式下，以有限的延迟时间发送低频带数据。adc对数据进行数字化处理，adc输出作为控制位控制pll，从而得到一个简洁、紧凑、元件数最少的fsk解决方案。为使延迟时间最小，将粗调和细调电压与相位检测器输出相结合，使pll锁定时间减到最小。adc、pll或vco的选型取决于具体应用。
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