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FPGA学习:PLL分频计数的LED闪烁实例

作者:时间:2018-04-27来源:网络收藏

  如图8.17所示,本实例将用到内部的资源,输入引脚上的25MHz时钟,配置使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号,这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作,这些计数器的最高位最终输出用于控制4个不同的LED亮灭。由于这4个时钟频率都有一定的倍数关系,所以我们也很容易通过调整合理的计数器位宽,达到4个LED闪烁一致的控制。

本文引用地址:http://www.eepw.com.cn/article/201804/379162.htm

    

1.jpg

 

  cy4.v模块代码解析

  先来看cy4.v模块的代码,它是工程的顶层模块,主要做接口定义和模块例化,一般不会在这个模块中做任何的具体逻辑设计。

  首先是接口部分,只有时钟、复位和8个LED信号。

  module cy4(

  input ext_clk_25m, //外部输入25MHz时钟信号

  input ext_rst_n, //外部输入复位信号,低电平有效

  output[7:0] led //8个LED指示灯接口

  );

  接着这里申明5个wire类型的信号,所有在不同模块间接口的信号,在它们的上级模块中都必须定义为wire类型,这里有4个不同频率的时钟以及由的lock信号引出的复位信号sys_rst_n。

  wire clk_12m5; //PLL输出12.5MHz时钟

  wire clk_25m; //PLL输出25MHz时钟

  wire clk_50m; //PLL输出50MHz时钟

  wire clk_100m; //PLL输出100MHz时钟

  wire sys_rst_n; //PLL输出的locked信号,作为内部的复位信号,低电平复位,高电平正常工作

  PLL是我们配置的IP核模块,它需要在我们的代码中例化,如下所示。

  //-------------------------------------

  //PLL例化

  pll_controller pll_controller_inst (

  .areset ( !ext_rst_n ),

  .inclk0 ( ext_clk_25m ),

  .c0 ( clk_12m5 ),

  .c1 ( clk_25m ),

  .c2 ( clk_50m ),

  .c3 ( clk_100m ),

  .locked ( sys_rst_n )

  );

  最后4个LED闪烁控制模块的例化,它们的源码都是led_controller.v模块,但它们的名称不一样,分别为uut_led_controller_clk12m5、uut_led_controller_clk25m、uut_led_controller_clk50m、uut_led_controller_clk100m。这样的定义方式最终实现效果不同于软件的函数调用,软件的函数调用只有一个函数,分时复用;而FPGA的这种代码例化却会实现4个完全一样的硬件逻辑。当然了,这4个模块还略有不同,就是两个名称中间的“#(n)”,n有23、24、25和26,这个是输入到led_controller.v模块的一个参数,大家别急,后面我们马上就会提到它。

  //-------------------------------------

  //12.5MHz时钟进行分频闪烁,计数器为23位

  led_controller #(23) uut_led_controller_clk12m5(

  .clk(clk_12m5), //时钟信号

  .rst_n(sys_rst_n), //复位信号,低电平有效

  .sled(led[0]) //LED指示灯接口

  );

  //-------------------------------------

  //25MHz时钟进行分频闪烁,计数器为24位

  led_controller #(24) uut_led_controller_clk25m(

  .clk(clk_25m), //时钟信号

  .rst_n(sys_rst_n), //复位信号,低电平有效

  .sled(led[1]) //LED指示灯接口

  );

  //-------------------------------------

  //25MHz时钟进行分频闪烁,计数器为25位

  led_controller #(25) uut_led_controller_clk50m(

  .clk(clk_50m), //时钟信号

  .rst_n(sys_rst_n), //复位信号,低电平有效

  .sled(led[2]) //LED指示灯接口

  );

  //-------------------------------------

  //25MHz时钟进行分频闪烁,计数器为26位

  led_controller #(26) uut_led_controller_clk100m(

  .clk(clk_100m), //时钟信号

  .rst_n(sys_rst_n), //复位信号,低电平有效

  .sled(led[3]) //LED指示灯接口

  );

  //-------------------------------------

  //高4位LED指示灯关闭

  assign led[7:4] = 4'b1111;

  endmodule

  led_controller.v模块代码解析

  led_controller.v模块代码如下,这里重点注意我们上面刚刚提到的输入参数。在代码中,有“parameter CNT_HIGH = 24;”这样的定义,若是例化这个模块的上层接口中不定义“#(n)”,则表示“parameter CNT_HIGH = 24;”语句生效,若是定义的“#(n)”中的n值与代码中定义的24不同,那么以n为最终值。

  module led_controller(

  input clk, //时钟信号

  input rst_n, //复位信号,低电平有效

  output sled //LED指示灯接口

  );

  parameter CNT_HIGH = 24; //计数器最高位

  //-------------------------------------

  reg[(CNT_HIGH-1):0] cnt; //24位计数器

  //cnt计数器进行循环计数

  always @ (posedge clk or negedge rst_n)

  if(!rst_n) cnt <= 0;

  else cnt <= cnt+1'b1;

  assign sled = cnt[CNT_HIGH-1];

  endmodule

 



关键词: FPGA PLL

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