受惠于生成式人工智能应用市场的成长，在各云端运算供应商与IC设计公司发展人工智能芯片的情况下，台积电相关订单持续火爆。然而，受到CoWoS先进封装产能有限的情况下，市场传出台积电持续扩产竹南、龙潭、台中的先进封装产能。当前人工智能芯片订单对台积电的贡献度虽然不高，但是市场需求却持续提升，其中除了来自英伟达(NVIDIA)、AMD、博通、思科等IC设计大厂的订单之外，云端服务供应商如AWS、Google等也都相继宣布将投入人工智能芯片的发展，让目前几乎囊括市场中所有人工智能制造芯片订单的台积电相关产能供不应
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AI 晶圆代工 CoWoS 先进封装
Mentor, a Siemens business 今天宣布为 Calibre® nmPlatform、Analog FastSPICE™ (AFS™) Platform、Xpedition® Package Integrator 和 Xpedition Package Designer 工具推出几项增强功能，以支持 TSMC&nb
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Mentor CoWoS
全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)，今天宣布TSMC已经确认采用Cadence 3D-IC技术应用于其CoWoS? (chip-on-wafer-on-substrate)参考流程，用来开发CoWoS?测试载具，包含一个SoC与Cadence Wide I/O存储器控制器与PHY IP。这是晶圆厂方面的首个硅验证的参考流程，可用于多晶粒集成，并包含TSMC CoWoS?与Cadence 3D-IC技术，使得3D-IC设计成为电子公司的可靠选择。
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TSMC CoWoS
TSMC日前宣布，领先业界推出整合JEDEC 固态技术协会(JEDEC Solid State Technology Association)Wide I/O行动动态随机存取内存接口(Wide I/O Mobile DRAM Interface)的CoWoSTM测试芯片产品设计定案，此项里程碑印证产业迈向系统整合的发展趋势，达到更高带宽与更高效能的优势并且实现卓越的节能效益。
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TSMC 芯片 CoWoS
台积电研发副总侯永清表示，以上参考流程能够完整的，将台积电先进的20奈米与CoWoS技术提供给晶片设计业者，以协助其尽早开始设计开发产品。而对于台积电及其开放创新平台设计生态环境伙伴而言，首要目标即在于能够及早、并完整地提供先进的矽晶片与生产技术给客户
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台积电 20nm CoWoS
台积电公司日前宣布，领先业界成功推出支持20纳米工艺与CoWoSTM(Chip on Wafer on Substrate)技术的设计参考流程，展现了该公司在开放创新平台(Open Innovation Platform®, OIP)架构中支持20纳米与CoWoSTM技术的设计环境已准备就绪。
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台积电 20纳米 CoWoS
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