尽管 JEDEC 计划放宽 HBM 高度限制，将 HBM4 的上限从 775 微米上调至约 900 微米，行业仍在持续寻求突破传统 HBM 架构的结构瓶颈。据《ET News》报道，三星电子未来技术研究项目下一项基于垂直芯片（Vertical Die） 的先进封装研发已取得实质性进展。值得关注的是，该方案据称可将I/O 密度提升最高 10 倍、带宽提升约 4 倍。报道称，该项目由韩国科学技术院（KAIST）权志旼教授担任首席研究员，已取得重要学术里程碑：一篇关于 Vertical Die 架构的论文已被
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三星
垂直芯片
Vertical Die
HBM
I/O
带宽
AI算力竞赛持续升级，高带宽记忆体（HBM）正式迈入新一轮技术分水岭。 随AMD与三星半导体宣布扩大策略合作，锁定HBM4与下一代AI存储器解决方案开发，市场关注焦点已不再局限于DRAM堆叠本身，而是转向「Base Die（逻辑基底芯片）」设计能力。 创意近期完成HMB4 PHY及控制IC之测试片（Testchips），可对标「首家内存厂HBM4样品」; 半导体业界推测，随着Base Die往先进制程推进，内存大厂将越发依赖ASIC业者奥援。AMD与三星合作，核心在于下一代Instinct MI455X
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HBM4
Base Die
加利福尼亚州坎贝尔—2025 年 6 月 17 日—在人工智能计算需求重塑市场格局之际，致力于加速系统级芯片 (SoC) 开发的领先系统 IP 提供商 Arteris 公司（纳斯达克股票代码：AIP）今天宣布扩展其 Multi-Die 解决方案，为基于芯粒的快速创新提供基础性技术支撑。 Arteris 总裁兼首席执行官 K. Charles Janac 表示：“在芯粒时代，传统单片式芯片设计已越来越难以满足日益增长的计算需求。Arteris正通过基于行业标准、经过硅验证的自动化解决方案，引领行业
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Arteris
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英特尔 Arrow Lake 架构的模具照片已经发布，展示了英特尔注入小芯片（tile）的设计的所有荣耀。X 上的 Andreas Schiling 分享了几张 Arrow Lake 的近距离图片，揭示了 Arrow Lake 各个图块的布局和计算图块内内核的布局。第一张照片展示了英特尔台式机酷睿 Ultra 200S 系列 CPU 的完整芯片，计算图块位于左上角，IO 图块位于底部，SoC 图块和 GPU 图块位于右侧。左下角和右上角是两个填充模具，旨在提供结构刚度。计算芯片在 TS
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三星公司今天宣布，该公司已经成功开发出了全球最薄的Multi-die堆叠封装技术，将8颗闪存晶片(Die)层叠封装在一颗芯片内，厚度仅为0.6mm，比目前常见的8层封装技术厚度降低一半。三星的这项技术最初是为32GB闪存颗粒设计的，将8颗30nm工艺32Gb NAND闪存核心层叠封装在一颗芯片内，每层晶片的实际厚度仅为15微米，最终封装完成的芯片才实现了0.6mm的厚度。据称这样的超薄大容量闪存芯片可 以让手机和移动设备设计者在存储模块上节省40%的空间和重量。
三星称，这项层叠封装新技术的关键
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