编写高效的测试设计(testbenches)

　　VHDL进程块和Verilog初始块与设计文件中的其他的进程块或初始块同时执行。然而，在每一个进程块或初始块中，事件是按照书写的顺序有序的规划的。这说明在仿真时间零点并发的每一个块激励的顺序。多模块应该被用来将复杂的激励顺序分解为有 更好的可读性和方便维护的代码。

　　 显示结果

　　在verilog中推荐使用关键字$display 和 $monitor 显示结果。虽然vhdl没有等效的显示指令，它提供了std_textio标准文本输入输出程序包。它允许文件的i/o重定向到显示终端窗口（作为这个技术的示例，参看下面的自较验查验证设计）

　　下面是verilog示例,它将在终端屏幕上显示一些值。

　　// pipes the ASCII results to the terminal or text editor

　　initial begin

　　$timeformat(-9,1,"ns",12);

　　$display(" Time Clk Rst Ld SftRg Data Sel");

　　$monitor("%t %b %b %b %b %b %b", $realtime,

　　clock, reset, load, shiftreg, data, sel);

　　end

　　关键字 $display在终端屏幕上输出引用的附加的说明文字（“。。。”）.关键字$monitor操作不同。因为它的输出是事件驱动的。例中的变量$ realtime（由用户赋值到当前的仿真时间）用于触发信号列表中值的显示。信号表由变量 $realtime开始，跟随其他将要显示的信号名（clock, reset, load等）。以%开始的关键字包含一个格式描述的表，用来控制如何格式化显示信号列表中的每个信号的值。格式列表是位置确定的。每个格式说明有序地与信号列表中的信号顺序相关。比如%t说明规定了$realtime的值是时间格式。并且第一个%b说明符格式化clock的值是二进制形式。verilog 提供附加的格式说明，比如%h用于说明十六进制，%d说明十进制，%c说明显示为八进制。（参见verilog准则了解完整的关键字及格式描述符）

　　 简单的测试设计

　　简单的测试设计实例化用户设计，然后提供相应的激励。测试输出被图形化显示在仿真器的波形窗口里或者作为文本发送到用户的终端或者是管道输出文本。

　　以下是一个简单的用Verilog实现的设计，它实现了一个移位寄存器的功能。

　　module shift_reg (clock, reset, load, sel, data, shiftreg);

　　input clock;

　　input reset;

　　input load;

　　input [1:0] sel;

　　input [4:0] data;

　　output [4:0] shiftreg;

　　reg [4:0] shiftreg;

　　always @ (posedge clock)

　　begin

　　if (reset)

　　shiftreg = 0;

　　else if (load)

　　shiftreg = data;

　　else

　　case (sel)

　　2’b00 : shiftreg = shiftreg;

　　2’b01 : shiftreg = shiftreg << 1;

　　2’b10 : shiftreg = shiftreg >> 1;

　　default : shiftreg = shiftreg;

　　endcase

　　end

　　endmodule
 
　　以下是简单的测试设计示例移位寄存器设计的例子,verilog描述。

　　module testbench; // declare testbench name

　　reg clock;

　　reg load;

　　reg reset; // declaration of signals

　　wire [4:0] shiftreg;

　　reg [4:0] data;

　　reg [1:0] sel;

　　// instantiation of the shift_reg design below

　　shift_reg dut(.clock (clock),

　　.load (load),

　　.reset (reset),

　　.shiftreg (shiftreg),

　　.data (data),

　　.sel (sel));

　　//this process block sets up the free running clock

　　initial begin

　　clock = 0;

　　forever #50 clock = ~clock;

　　end

　　initial be gin// this process block specifies the stimulus.