高速低功耗FPGA的应用设计

Actel公司是众多FPGA生产厂家中的著名供应商，美国的火星探路者使用了该公司的FPGA，表明它具有优异性能。

54SX系列FPGA是公司新一代产品，采用Actel专利的反熔丝技术制成。SX系列器件采用FastConnect与DirectConnect两种创新的局部连线资源将逻辑块连接在一起。一方面，这两种连线为分段式连线资源，因而连接电容更小。分段结构还允许切断未使用连线，进一步减小电容，连接电容的减小意味着功耗的降低；另一方面，该系列器件是在细颗粒的4输入多路选择器基本逻辑块上构建的，并且具备有多个控制输入，一个基本单元能实现所有5输入逻辑功能，使大规模的逻辑映射更有效。这种细颗粒结构与大量分段式连线资源的结合，有助于在不降低性能的前提下减小功耗。

与其它FPGA厂家的产品相比，54SX系列器件还具有以下优势：

* 可靠性高：芯片内部采用金属-金属反熔丝元件，编程后内部连接为永久的反熔丝型连接，而反熔丝互连就象纯金属连接一样，防静电及电磁干扰；

* 功耗低：反熔丝结构消除了静态存储器互连开关的功耗，并且由于逻辑信息是永久性编程的，器件在通电序列中无需进行重构，信息的存储与保持不消耗电流，从而减小静态电流，降低功耗；

* 保密性好：采用多层逻辑单元，内部逻辑易破解。

以Actel FPGA实现的数字逻辑电路设计，必须采用先进的EDA（电子设计自动化）软件,该类软件一般包括两部分：逻辑电路设计部分和FPGA布局布线器。本文逻辑电路设计工具主要采用的是ViewLogic公司(已更名为Innoveda公司——编者注)的WorkView Office软件包和Actel公司的逻辑功能模块产生器Actgen Macro Builder。布局布线器是Actel公司的Designer软件。

WorkView Office软件包集成了多种数字电路计算机辅助设计工具，包括电路原理图输入软件ViewDraw、VHDL(超高速集成电路硬件设计描述语言）、仿真软件SpeedWave、VHDL综合工具FPGA Express、门级电路仿真工具ViewSim、信号波形与时序显示工具ViewWaves、逻辑设计结果与FPGA布局布线器接口软件EDIF Interface等几部分。

Actgen Macro Builder主要功能是生成基于Actel元件库的可参数化的常用逻辑模块，例如，计数器、寄存器、加法器、比较器等等。这些功能模块可在ViewDraw中实例化，作为更上层功能单元的子模块使用。Designer软件包括EDIF编译、工艺映射、设计优化、延时约束、FPGA引脚指定、自动布局布线、延时分析、延时信息反标注、逻辑信息固化文件生成等多种功能。

为提高FPGA的数据处理速度及降低芯片功耗，逻辑电路设计应重点采用以下措施：

1）采用流水线，降低芯片功耗，提高系统时钟。流水线是一种设计技巧，它在很长的组合逻辑路径中插入寄存器，寄存器虽增加了运算周期数，却能大大减少组合逻辑延时，提高整个系统工作频率。例如，在如下计算模型Err=a-b-c+d中，没有流水线的电路如图1(a），引入流水线后，电路如图1(b）。

为考察图1a与图1b两种电路的速度差别，本文进行如下实验：

实验1：设计两套数字电路A、B，并分别以两片FPGA54SX32PQ208来实现，其中电路A与图1a无流水线电路对应，电路B与图1b有流水线电路对应，电路A、B都使用具有超前进位功能的16位快速加法器和减法器。仿真结果如表1中A,B所示。

结论：有流水线电路B在占用资源略有增加情况下，工作速度是没有流水线电路A的2倍多，可见，少量资源换来了芯片工作速度的成倍增加。

2）按面积优化组合逻辑，减小组合逻辑的复杂性，从而减少组合电路需要的逻辑门数量，逻辑门数的减少，意味着芯片功耗的降低。流水线的使用已经保证芯片具有足够高的处理速度，各个寄存器间的组合逻辑不再以速度为优化目标进行设计，考虑到功耗要求，应以最少的逻辑门数实现该功能。例如，上面预测误差的计算电路，其中加法器、减法器都使用简单的结构形式，而不再使用超前进位或更复杂的结构，这样可以在节省逻辑门数情况下，电路仍具有高的处理速度，实验结果如表1。

实验2：使用结构简单的加法器、减法器流水线电路C与电路A、B的比较实验。电路C采用流水线结构，使用的加法器、减法器也是16位，但结构比电路A、B中的加法器、减法器简单，该电路在一片FPGA54SX32PQ208内实现。仿真结果如表1的C所示。

结论：同电路A相比，电路C在资源节省13%条件下，工作频率高出电路A 15%，达到45MHz以上；与电路B相比，电路C节省资源20%以上，并且由于45MHz的工作频率对于复杂功能芯片（例如图像或视频编解码芯片)来讲，已经足够了。由此可见：在使用流水线的情况下，应以逻辑门数为优化目标，设计组合逻辑电路。

3)以原理图描述功能模块的数据流，以VHDL语言的行为语句描述控制流。这种逻辑电路设计思想，充分利用原理图设计直观、形象和VHDL输入法简单明了的优势，既可以获得具有高效率流水线结构的同步电路，又能够大大缩短设计时间。

4)在电路设计过程中，应使用“自底向上”与“自顶向下”设计相结合、“逻辑设计”与“功能仿真”交替进行的设计技巧，以保证逻辑电路的层次化、模块化以及功能的正确性。首先把逻辑复杂的功能模块，分割为几个相对简单的小模块；然后分别设计这些小模块，进行功能仿真，发现错误，修改设计，再仿真……，直到功能完全正确；再实例化小模块，组成功能复杂的大模块，依旧重复功能仿真、修改设计的过程；再实例化这些大模块，构成更上层模块……，最后获得功能完全正确的逻辑电路。

如果逻辑电路不可能在单个芯片上实现，必须对原有逻辑电路进行功能拆分，分割为若干功能块，每个功能块在一片FPGA中实现，整个电路由一组芯片实现。

电路拆分是一项具有试凑特点的工作，但还是有一定规律可以遵循：

1） 按照VLSI结构设计时形成的功能模块分割逻辑电路，同一功能模块中的逻辑电路在一片FPGA中实现，这样保证了系统设计时的模块化，便于设计的再利用、修改与升级。

2） 逻辑分割没有必要平均化，而是考虑模块功能的相对独立性与模块间的数据交换量，功能模块间数据交换链路多的逻辑电路在一片FPGA内实现，这样可以减少芯片的I/O引脚，降低功耗。

3）如果使用了片外存储器，功能分割要使FPGA芯片组与存储器之间的连接关系简单，有利于PCB布局布线。

逻辑电路设计完成，按以下步骤在FPGA中物理实现：

1)、生成EDIF文件：使用 EDIF Interface工具将原理图转化成EDIF文件。

２)、编译：使用Designer软件编译该EDIF文件，并指定FPGA器件为54SX系列。

３)、引脚定义：按照有利于印刷线路板设计的原则，定义FPGA引脚功能。

４)、布局布线：启动FPGA自动布局布线器。

５)、延时分析：布局布线完成后，利用Designer软件进行分析，从中得到芯片的最高工作频率。

６)、延时仿真：提取布局布线后的延时信息，进行延时仿真。

７)、生成逻辑信息固化文件：延时仿真通过后，由Designer生成逻辑信息固化文件。

８)、制造芯片：使用特定编程器根据逻辑信息固化到FPGA中，从而制成专用芯片。■

参考文献

Actel公司，Actel FPGA Data Book,2000.