FPGA四大设计要点解析及应用方案集锦

　　FPGA设计要点之二：FSM

　　FSM：有限状态机。这个可以说时逻辑设计的基础。几乎稍微大一点的逻辑设计，几乎都能看得到FSM。FSM分为moore型和merly型，moore型的状态迁移和变量无关，merly型则有关。实际使用中大部分都采用merly型。

　　FSM通常有2种写法：单进程、双进程。

　　初学者往往喜欢单进程写法，格式如下：

　　always @( posedge clk or posedge rst )

　　begin

　　if ( rst == 1‘b1 )

　　FSM_status <= 。。.。。.;

　　else

　　case ( FSM_status )

　　。。.。。.;

　　endcase

　　end

　　简单的说，单进程FSM就是把所有的同步、异步处理都放入一个always中。

　　FPGA设计要点之三：latch

　　首先回答一下：

　　1)stateCAD没有用过，不过我感觉用这个东东在构建大的系统的时候似乎不是很方便。也许用system C或者system Verilog更好一些。

　　2)同步、异步的叫法是我所在公司的习惯叫法，不太对，不过已经习惯了，呵呵。

　　这次讲一下latch。latch的危害已经说过了，这里不再多说，关键讲一下如何避免。

　　1)在组合逻辑进程中，if语句一定要有else!并且所有的信号都要在if的所有分支中被赋值。

　　always @( * ) begin

　　if ( sig_a == 1‘b1 ) sig_b = sig_c;

　　end

　　这个是绝对会产生latch的。

　　正确的应该是

　　always @( * ) begin

　　if ( sig_a == 1’b1 ) sig_b = sig_c;

　　else sig_b = sig_d;

　　end

　　另外需要注意，下面也会产生latch。也就是说在组合逻辑进程中不能出现自己赋值给自己或者间接出现自己赋值给自己的情况。

　　always @( * ) begin

　　if ( rst == 1‘b1 ) counter = 32’h00000000;

　　else counter = counter + 1;

　　end

　　但如果是时序逻辑进程，则不存在该问题。

　　2)case语句的default一定不能少!

　　原因和if语句相同，这里不再多说了。

　　需要提醒的是，在时序逻辑进程中，default语句也一定要加上，这是一个很好的习惯。

　　3)组合逻辑进程敏感变量不能少也不能多。

　　这个问题倒不是太大，verilog2001语法中可以直接用 * 搞定了。顺便提一句，latch有弊就一定有利。在FPGA的LE中，总存在一个latch和一个D触发器，在支持DDR的IOE(IOB)中也存在着一个latch来实现DDIO。不过在我们平时的设计中，对latch还是要尽可能的敬而远之。

　　FPGA设计要点之四：逻辑仿真

　　仿真是FPGA设计中必不可少的一步。没有仿真，就没有一切。仿真是一个单调而繁琐的工作，很容易让人产生放弃或者偷工减料的念头。这时一定要挺住!仿真分为单元仿真、集成仿真、系统仿真。

　　单元仿真：针对每一个最小基本模块的仿真。单元仿真要求代码行覆盖率、条件分支覆盖率、表达式覆盖率必须达到100%!这三种覆盖率都可以通过MODELSIM来查看，不过需要在编译该模块时要在Compile option中设置好。

　　集成仿真：将多个大模块合在一起进行仿真。覆盖率要求尽量高。

　　系统仿真：将整个硬件系统合在一起进行仿真。此时整个仿真平台包含了逻辑周边芯片接口的仿真模型，以及BFM、Testbench等。系统仿真需要根据被仿真逻辑的功能、性能需求仔细设计仿真测试例和仿真测试平台。系统仿真是逻辑设计的一个大分支，是一门需要专门学习的学科。