基于DSP Builder的行车道检测的实现

　　2 基于FPGA的DSP Builder设计流程

　　Altera DSP Builder将The MathWorks MATLAB和Simulink系统级设计工具的算法开发、仿真和验证功能与VHDL综合、仿真和Altera开发工具整合在一起，实现了这些工具的集成。设计人员可以使用DSP Builder模块迅速生成Simulink系统建模硬件，通过DSP Builder SignalCompiler模块读取由DSP Builder和MegaCore模块构建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令语言(Tcl)脚本，进行综合、硬件实施和仿真。

　　此系统设计首先用MATLAB建立DSP电路模型。电路模型设计完成后，就开始进行系统功能的仿真，这是属于系统级并且基于算法的仿真，与目标器件无关。然后利用置于Simulink电路模型界面的DSP Builder中的Signal Complier将电路模型文件即Simulink模型文件(.mdl)转化为RTL级的VHDL代码表述和Tcl脚本。一旦获得了VHDL描述，就可以在Simulink中调用Quartus II中的综合器生成网表文件。下一步就是调用Quartus II中的编译器，根据网表文件及设置的优化条件进行布线布局和优化设计的适配操作，同时生成用于Moldelsim的时序仿真文件。将最后生成的Programmer Object File(.pof)对目标器件进行编程配置，即可在硬件上形成DSP系统。

　　3 边缘检测系统的Simulink模型设计

　　Sobel边缘检测模块包括独立且并行的水平检测和垂直检测两部分。输入缓冲通过一组延时线路转换输入的像素值。线路缓冲器的缓冲级数由图像的宽度决定。本设计采用的图像宽度是640。缓冲器的个数取决于卷积核的大小，本设计采用3×3的Sobel卷积核。垂直和水平方向的边缘检测几乎是相同的，两者之间的区别只在于从输入缓冲器流过的数据流。最后将两部分组合并通过阈值选择形成一幅经过边缘检测的二值图像。Sobel边缘检测是流水线操作，在每一个时钟周期都计算得到一个像素值，如图2所示。图中，Z-640是指本设计输入的图像像素宽度是640，右上角的加法模块实现的是垂直方向的边缘检测，右下角的加法模块实现的是水平方向的边缘检测。对于一般的灰度图像, 其像素的灰度值一般用8位表示，考虑到计算过程中可能出现负数和溢出问题。因此，数据在开始计算前先在最高位补零，使数据宽度变为10 位，计算完成后可再裁剪为8 位。