基于AHB接口的高性能LCD控制器IP设计
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在这个范例, scaling-down功能必须打开并且操作在2x2的步骤。
HCLK必须大于640x480 (输入的分辨率) x 16 (bpp) x 30 (帧刷新率)/32 (总线带宽) = 4.6 MHz
LC_SCALER_CLK必须大于1280x960 (最大的{输入的分辨率, 输出的分辨率}) x 30(帧刷新率) = 36.8 MHz
LC_CLK必须大于1280x960 (输出的分辨率) x 30 (帧刷新率) x 1.2 (门廊的空白) = 44.2 MHz
因此, 针对这个范例, 使用者能选择以下的条件
HCLK ≥ LC_SCALER_CLK ≥ LC_CLK ≥ 44.2 MHz
在我们的FPGA上验证配置FTLCDC200以显示图象的参数条件如下
FTLCDC200 ngo 以45 MHz的综合条件来产生。
HCLK = 40 MHz
LC_CLK = 24 MHz
LC_SCALER_CLK = 24 MHz
如果有影像失真, 一般来说都是LC_CLK太快而违反了综合的条件，放慢LC_CLK的时钟就能解决问题。如果客户使用的LCD 屏最慢的时钟频率是21MHz (46.5 ns) ，然而, LC_CLK是24 MHz 以及 divNo配置为 3所以最终LC_CLK 输入LCD屏的时钟频率大约是8MHz, 这跟LCD屏的规格是不符的。
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