芯粒的切换逻辑：输入输出与计算之间的取舍

多裸片集成架构让芯片设计人员能够在保留系统其余部分不变的前提下，替换部分裸片。那么，究竟哪类裸片更适合长期沿用？ 

早期业界探讨芯粒(Chiplet)技术时，主流思路是根据不同功能模块、知识产权（IP）以及模拟电路的特性，选择适配的工艺节点进行研发。如今这一思路依然成立，而芯粒更大的经济价值在于：无需对整套多裸片设计重新流片，就能按需集成全新 IP、适配新协议、完成内存迭代，或是推出不同规格的衍生产品。简言之，模块化重构是芯粒架构的核心优势 —— 保留设计中成熟稳定的部分，仅对能大幅提升系统性能的模块进行更新。 

I/O 芯粒是可替换也可保留的核心模块之一。当下，为了满足人工智能、机器学习与高性能计算的发展需求，接口协议、互联标准、物理 I/O 接口、处理器及内存技术都在飞速迭代。在芯粒架构系统中，可保留逻辑与内存裸片，仅替换 I/O 芯粒，借助更高传输速率、更适配特定负载的互联协议优化系统；反之，也可固定 I/O 模块，更换逻辑或内存芯粒，依托新工艺提升逻辑密度、降低功耗。目前芯片设计团队正在探索这两种应用模式。 

众多人工智能数据中心、高性能计算集群都会在系统中采用各类以太网扩展协议、UA 链路等互联技术。楷登电子（Cadence）硅解决方案集团产品管理与营销副总裁阿里夫・汗表示：“片上系统（SoC）一旦完成流片，后续的设计修复、验证、系统认证会走完一整个研发周期，几乎没有反复调整互联架构的空间。因此设计人员不得不推出多套设计方案，有时甚至会在同一块裸片上集成两套解决方案。我们不少客户希望依托先进技术打造可沿用数代产品的架构，还有客户采用芯粒拆分式设计：部分模块使用 6 纳米或 7 纳米成熟制程，计算核心采用更先进的工艺，而其他 I/O 裸片则选用另一套制程。在 I/O 裸片层面，还可通过不同版本适配多种通信协议，这类设计策略正在被各大厂商重点研究。”

随着不同功能裸片采用差异化工艺节点，从 I/O 到计算模块，各类芯粒替换方案层出不穷。

新思科技（Synopsys）3D 知识产权与芯粒产品管理总监罗布・克鲁格谈到：“以往，计算裸片的更新迭代频率远高于 I/O 裸片。只要 I/O 模块不会成为新款计算裸片的性能瓶颈，且没有出现 PCIe 5.0 向 6.0、7.0 这类平台级标准更迭，同一套 I/O 芯粒往往能适配多代计算产品。”

如今形势已然改变，人工智能催生的算力与带宽需求正以前所未有的速度增长。克鲁格补充道：“受此影响，计算、I/O 与内存系统开始同步更新，以此优化整体运行效率，避免系统架构出现 I/O 与内存瓶颈。不过在汽车、物理人工智能等领域，I/O 芯粒的复用率依旧会维持在较高水平。”

芯粒究竟选择自研还是外购，也会影响替换方案。新思科技高速 SerDes I/O 产品管理总监普里扬克・舒克拉指出：“在封闭自研体系中，厂商大多选择更换计算芯粒；而开放芯粒市场则并非如此。如果厂商同时自研计算与 I/O 芯粒，可利用一年的同步研发周期压缩综合成本。”

部分设计团队会打造通用主芯粒，再针对不同市场定制配套 I/O 芯粒。克鲁格表示：“这一模式具备可行性。高性能计算是一个细分市场，汽车芯粒市场则是另一典型：厂商会设计通用基础裸片，再搭配不同芯粒，适配各类车型需求。”

保留 I/O 芯粒，更换计算芯粒

企业选择替换计算芯粒主要有几方面原因。

楷登电子芯粒与 IP 解决方案高级产品营销组总监米克・波斯纳解释：“其一，升级中央处理器或加速器。比如原有设计基于 5 纳米工艺，将计算芯粒升级至 3 纳米后，性能与功耗表现都会得到优化。即便整体架构不变，依托先进制程也能进一步精简设计。在此场景下，I/O 模块通常无需改动，PCIe、224Gbps SerDes 等接口足以满足扩容需求。”

此外，厂商也会在固定 I/O 模块的前提下更换内存芯粒。波斯纳举例：“我们近期接触到一个案例，客户原本采用 LPDDR5X 内存芯粒，由于内存带宽成为系统瓶颈，计划升级至 LPDDR6。在增强现实、人工智能领域，系统瓶颈往往来自内存，而非处理器算力。”

成本也是决策的核心考量因素。Axiomise 公司首席执行官阿希什・达巴里表示：“几乎绝大多数场景下，迭代更新的都是计算裸片，这背后有着明确的经济逻辑。3 纳米、2 纳米、A16 等先进工艺会带来高额溢价，而计算裸片恰恰是每代产品架构迭代的核心。反观 I/O、物理层（PHY）、SerDes、内存控制器及安全模块，技术迭代速度缓慢，采用先进工艺并不能带来明显收益。用 2 纳米工艺重新流片制作 224G SerDes 毫无意义，5 纳米、6 纳米工艺即可满足规格要求，且掩膜成本大幅降低。”

多重现实因素也强化了这一选择。达巴里说道：“PCIe、CXL、以太网、汽车功能安全、安全加密相关模块，都需要完成严苛的认证与资质审核，企业不愿重复承担这部分成本。采用成熟制程的 I/O 芯粒良率稳定，不会因为计算路线的更新而被舍弃。同时，通用芯粒互联接口 UCIe 2.0 与片上桥接（BoW）协议，本身就是为统一裸片间接口而设计，同一套 I/O 芯粒可兼容多代计算产品。”

阿泰瑞斯（Arteris）产品管理与营销副总裁安迪・南丁格尔也持相同观点：“芯粒市场中，最主流的复用模式就是保留 I/O 芯粒、更换片上系统或计算芯粒。原因很现实：高速 SerDes、物理层、模拟电路以及板级合规相关设计，重新研发的成本极高，且无法借助先进制程实现性能跃升，成熟的工艺反而能保障其良率与稳定性，因此 I/O 裸片非常适合沿用成熟制程、长期复用。”

而计算单元则需要紧跟新工艺与新微架构，和神经网络处理器、图形处理器的迭代节奏保持一致。南丁格尔补充：“当然也存在例外，部分厂商会保留通用计算单元，通过更换 I/O 芯粒切入云、边缘、车载等不同市场，或是适配全新内存接口、外部通信标准。”

但这种模式并非万能。当外部标准、带宽指标、专用接口的迭代速度超过计算架构时，I/O 芯粒就会成为优先替换的对象。

保留计算芯粒，更换 I/O 芯粒

互联标准的更新速度，是左右方案选择的关键。

芯粒代理公司 ChipAgents 首席执行官威廉・王表示：“实际应用中，I/O 芯粒的更换频率往往更高，因为系统需求与互联标准的演进速度，远超计算逻辑架构。”

工艺制程差异是重要诱因。文西咨询（Vinci）半导体与电子行业上市推广负责人萨蒂什・拉达克里希南分析：“设计人员更倾向于固定计算裸片、替换 I/O 芯粒。计算裸片普遍采用先进制程，从 5 纳米升级至 3 纳米、2 纳米后，同等面积内可集成更多算力。这类裸片研发成本高、设计复杂度大，单纯为适配新协议就整体替换并不划算。”

与前沿计算工艺不同，I/O 芯粒大多采用成熟工艺，成本更低、改版难度更小。拉达克里希南说道：“新协议、新接口的适配工作，交由 I/O 芯粒完成更为合适。但需要注意，更换 I/O 芯粒会改变物理层设计，涉及布线、供电、散热、可靠性等多个维度，必须完成封装与系统级验证。”

多数产品仍会以计算核心作为稳定主体。巴亚系统（Baya Systems）首席解决方案架构师肯特・奥特纳观察到：“不少厂商的思路是，基于同一套计算核心，打造多款差异化产品，这就需要搭配不同的 I/O 芯粒。有的侧重内存扩展，有的主打 PCIe 通信；在网络场景中，同一计算核心还可搭配支持 400Gbps 以太网的 I/O 芯粒，替代传统 PCIe 接口。依托通用计算核心、灵活更换对外互联的 I/O 模块，是当下非常主流的设计思路。”

高速互联技术漫长的研发周期，也影响着设计决策。奥特纳表示：“计算模块追求极致性能与前沿工艺，而 PCIe 接口这类 I/O 模块，完全可以使用成熟制程。比如计算核心采用台积电 3 纳米工艺，I/O 模块则选用 7 纳米工艺。”

PCIe 等主流 I/O 标准高度依赖物理层与 SerDes 技术。他解释道：“如今单通道 SerDes 速率已达到 224Gbps，传输速度极高，但这类技术研发周期漫长。相比集群计算所用的数字逻辑电路，SerDes 和物理层与工艺节点的绑定程度更深。将 I/O 芯粒部署在成熟制程上，既能复用前期研发投入，又能在计算集群设计周期内完成高速 SerDes 的落地。当然也有反向案例：部分厂商固定 I/O 模块，通过调整处理器配置、增减计算集群实现产品迭代，但总体而言，更换 I/O 芯粒的场景更为普遍。”

归根结底，设计取舍的本质，就是确定哪一部分作为系统稳定核心，哪一部分负责灵活适配外部变化。

是更换 “大脑” 还是 “四肢”，可以用一个通俗的比喻理解。是德科技（Keysight EDA）高速数字设计业务负责人李熙洙表示：“如果必须二选一，我认为主流趋势是保留主片上系统芯粒、更换 I/O 模块。这就好比人体，我们不会轻易更换大脑，而是调整四肢来适应环境。核心计算模块保持不变，灵活迭代 I/O 接口，能让系统拥有更强的适配能力，也更符合商业逻辑。”

图 1：多家厂商推出的多裸片芯粒产品（图源：是德科技）

应用场景决定方案选择

最终，产品的应用场景，决定了芯粒裸片该选用前沿工艺，还是优先升级互联协议。

是德科技的李熙洙指出：“判断该更换主处理器、片上系统，还是迭代接口 I/O 芯粒，核心取决于实际应用场景。设备功能需求、灵活度要求、综合成本，都会左右最终决策，因此并没有统一答案。”

不同行业的技术迭代节奏也存在差异。Axiomise 公司的达巴里谈到：“汽车、工业控制、传感器、网络通信以及功能安全相关领域，接口技术的更新速度往往快于算力需求，这类场景常采用‘计算裸片固定、I/O 模块迭代’的模式。”

同时，系统的互联组合形态也需要纳入考量。楷登电子的阿里夫・汗举例：“存储设备需要适配不同系统时，往往要兼容 CXL 等各类协议。厂商可选用偏向 PCIe 架构或 UA 链路的 I/O 芯粒，按需替换；如果现有 I/O 子系统带宽充足，只是需要提升算力、扩容存储，那么就会保留 I/O 模块，新增其他功能芯粒。目前我们的客户正在全面评估各类方案。”

从人工智能数据中心到平价消费电子，芯粒替换模式为各类产品提供了充足的设计灵活性。

李熙洙分析：“保留主片上系统芯粒后，设计人员可基于同一架构适配不同产品。面向大型服务器时，可搭配高带宽内存（HBM）I/O 芯粒，满足数据中心的高功耗、高算力需求；面向大众消费产品时，则更换为高性价比的通用 I/O 芯粒。这种模式简化了生产流程，能更快跟进行业新标准，同时有效控制成本。毕竟采用先进工艺研发单片式片上系统成本高昂，借助芯粒复用通用核心、适配多类互联协议，是极具性价比的选择。”

集成可编程 I/O 的现场可编程门阵列（FPGA），也是一种解决方案。阿尔特拉（Altera）业务管理部门负责人文卡特・亚达瓦利表示：“不同厂商的通信协议与实现方式各不相同。以工厂工业场景为例，现场总线包含以太网控制自动化技术（EtherCAT）、传统以太网等多种架构。边缘物联网设备需要对接各类协议，并完成数据转换，支撑工厂现场的决策调度，而可编程 I/O 恰好可以实现数据平面与控制平面的灵活互联。”

集成挑战

芯粒替换前后，如何保障所有器件与模块实现最优互联，是核心技术难题。

阿泰瑞斯的南丁格尔表示：“无论更换哪一类芯粒，工程师都必须从系统层面规划 I/O 设计：划分各裸片的功能边界、梳理流量模型（区分人工智能突发流量与持续数据流）、统筹片上网络与 I/O 的协同，同时兼顾服务质量、反压机制、数据时序以及测试可观测性。面向人工智能时代的芯片设计，必须做好应对突发海量数据的准备，落实端到端流控机制，确保互联架构能够应对各类复杂的实际工况。”

系统架构师的核心工作，是划分功能模块，并确定哪些模块部署在先进工艺节点。李熙洙说道：“数据中心计算节点采用 2 纳米工艺合情合理，这类场景极致追求速度与能效。但如果在先进工艺裸片上集成低速逻辑电路，就是对昂贵晶圆面积的浪费。因此，部分电路与功能模块保留在中端成熟工艺节点，是必不可少的设计思路。”

该设计思路同样适用于三维集成电路（3D-IC）。设计人员可沿用基础裸片，在顶层更换 I/O 芯粒，以此适配不同型号、不同用途的产品。新思科技的克鲁格称：“三维堆叠架构是业内正在探讨的新方向，目前虽暂无大规模落地案例，但具备可行性。基础裸片可独立工作，再叠加额外裸片拓展功能，比如扩容缓存、增加高端特性。这类设计实现难度略高，但技术上完全可行。设计时需要规划不同的凸点工艺：单片流片采用常规方案，三维堆叠则需搭配混合键合凸点，仅需小幅调整部分层叠结构即可完成改版。”

总结

芯片设计的研发周期，与处理器、互联标准的迭代节奏很难完全同步，这也是设计人员选择分批更换芯粒的根本原因。而究竟保留哪些模块、替换哪些模块，最终取决于产品的实际应用场景。

李熙洙总结道：“整个行业技术迭代速度飞快，缩短产品上市周期是核心目标。传统单片芯片研发周期长、成本高，而芯粒架构可以复用成熟模块，更高效地搭建全新系统。”

将芯粒作为标准化积木来搭建产品，是加速商业化落地的优选模式。“复用现有芯粒重构系统、适配不同功能，既能缩短研发周期，也能压缩成本，这也是众多企业放弃单片式片上系统、转而采用芯粒架构的核心原因。”