50%新型HPC采用多芯片设计

一直以来，芯片制造商都是通过转向更小的工艺节点来实现功耗/性能、功能、外形尺寸和成本目标。然而，因为需要不断提高处理能力，导致 SoC 的尺寸变得极大——无法在保证合理良率的前提下制造这些产品。这代表市场正式进入了无法仅凭转移到高级节点便可满足目标的阶段。

随着裸晶尺寸接近制造设备的极限点位，将满足计算密集型应用所需的所有逻辑、IO 和内存全部封装到一块物理芯片上变得不再经济实惠。因此，芯片设计人员将芯片设计拆分为多个尺寸更小、更容易制造、良率也更高的裸晶。

简而言之，多裸晶设计是将大型设计拆分为多个通常被称为芯粒或晶片的小尺寸裸晶，并将其集成到单个封装中，以获得预期的功耗和外形尺寸目标。单片设计是将所有的功能封装到一个硅片上，而多裸晶方法则能够提供产品模块化和灵活性，允许通过混合封装不同的裸晶来满足不同的细分市场或需求。

例如，面向低端、中端和高端等各级细分市场的终端产品均可受益于多裸晶方法。多裸晶设计在混用工艺节点方面也具有灵活性。例如，着重计算功能的处理器可位于高级节点上，而着重 IO 功能的处理器则可位于传统节点上，从而确保二者都能最高效地利用技术节点。

多裸晶设计架构可以采用不同的格式。裸晶可以并排放置，并通过专用 die-to-die 接口相连接，这是一种普遍且成本较低的方法。如想获得更高的密度，可以将这些组块封装在 2.5D 或 3D 设计中。集成了的 GPU 和高带宽内存 (HBM)2.5D 设计在中介层中封装了 4 到 12 个大型 HBM，是这十年来的人工智能的主力军。随着时代的进步，2.5D 设计目前正在设法进军 5G 基础设施、数据中心和大型网络系统等新终端市场。

到目前为止，多芯片技术、工具、流程和 IP 已经迅速成熟。工程专业知识不断发展。代工厂产能不断扩大。考虑到这一点，研究机构预测 2025 年 50% 的新 HPC 芯片设计将采用 2.5D 或 3D 多芯片。

代工厂正在为 2.5D 和 3D 多芯片设计浪潮做准备

将 2.5D 和 3D 多芯片设计推向市场需要的不仅仅是研发，还需要高带宽、低延迟互连 (3DIO)、具有足够产能的先进制造工艺以及精密的设计工具和 IP。

UCIe（通用芯片互连标准）等开放行业标准日趋成熟，有助于简化和加强异构芯片之间的连接，同时降低风险并缩短设计周期。UCIe 在 HPC、AI、数据中心和边缘应用中的采用日益广泛，推动了对 2.5D 和 3D 多芯片设计的巨大需求。

除了先进互连技术的成熟和普及之外，代工厂还在为即将到来的 2.5D 和 3D 多芯片设计浪潮做准备。这包括提供更密集凸块和更高性能的新制造工艺。附加封装、中介层和集成选项提供了成本和架构灵活性。而扩大生产能力意味着可以将更多设计和原型推向市场。

先进的多芯片设计工具和 IP

如果没有最先进的设计解决方案，就不可能开发这些尖端芯片。Synopsys 全面且可扩展的多芯片解决方案（包括设计自动化工具和 IP）可实现：

早期架构探索。

快速软件开发和系统验证。

高效的芯片/封装协同设计。

强大的芯片间和芯片间连接。

改进制造工艺和可靠性。

具体来说，如今的 3DIC Compiler 是一个统一的探索到签核平台，适用于 2.5D 和 3D 多芯片设计。它已获得所有主要代工厂的认证，支持可行性探索、多芯片分区以及用于原型设计和布局规划的代工厂技术选择。这支持分析驱动的设计实施（包括高级封装和芯片到芯片布线）和黄金签核验证。

3DIC Compiler 还与 AI 驱动系统分析和优化解决方案 3DSO.ai 集成 。集成解决方案有助于最大限度地提高系统性能和热完整性、信号完整性和电源网络设计的结果质量。

Synopsys 提供最高性能、最低延迟、最低功耗和最小面积的 die-to-die IP 解决方案，包括 UCIe 和专有控制器、物理层设备 (PHY) 和验证 IP。基于 UCIe 的 IP 符合最新的 UCIe 规范，专有 die-to-die IP 可提供 40Gbps 性能、最大 die-edge 和功率效率、低延迟以及对标准和先进封装技术的支持。

其 2.5D 和 3D 多芯片解决方案已帮助多个代工工艺实现了多项硅片成功。客户采用率和代工厂产能持续提升。3DIO 标准也日趋成熟。

出于这些原因以及其他原因，可以相信到 2025 年，至少一半的新 HPC 芯片设计将采用 2.5D 或 3D 多芯片设计。