一种基于FPGA的锁相环位同步提取电路设计

　　过零检测电路

　　该电路见图2中gljc部分，它由d触发器和异或门组成。过零检测的输出脉冲codeout的宽度应略大于f路信号一个周期，但为了减少锁相环的稳态误差，该输出脉冲不宜过宽。实际系统中，过零检测电路的时钟信号clkin由fpga的高频时钟四分频得来，这样输出的脉冲宽度约是f路信号的两个周期。

　　鉴相器

　　该电路由两个与门组成，分别是超前门g1和滞后门g2。过零检测电路的输出信号b与位定时信号clkout一起进入鉴相器，若clkout超前b，则滞后门g2被封锁，输出为0，超前门g1的输出端有窄脉冲输出；若clkout滞后b，则超前门g1被封锁，输出为0，滞后门g2的输出端有窄脉冲输出。

　　分频器

　　该电路对应于图2中div64部分。输入的信号频率是256khz，e、f两路信号的频率均为16.384mhz，故该电路完成16384/256=64的分频功能。当控制电路无超前或滞后控制脉冲输出时，d1的q端为0，d2的q端也为0，常开门g3处于打开状态，常闭门g4处于关闭状态，e路信号通过常开门g3、异或门g5到达64分频器的输入端，经分频后产生稳定的位定时信号。

　　控制器

　　分频器输出的位定时信号clkout与过零检测脉冲b进行相位比较。当位定时信号clkout超前于b时，超前门g1有正脉冲输出。在触发脉冲f的上升沿，d1触发器的q端由低变高，经过非门后，使常开门g3关闭一个时钟周期，将e路脉冲扣除一个，使clkout相位向滞后方向变化一个时钟周期。

　　当位定时信号clkout滞后于b时，滞后门g2有正脉冲输出。在触发脉冲f的上升沿，d2触发器的q端由低变高，使常闭门g4打开一个时钟周期，在分频器输入端添加一个脉冲。

图3 输入的信码与提取的位同步信号

　　实际结果

　　以上是全数字锁相环的电路工作原理，全部电路在altera的ep1k30tc144-1芯片上实现。该芯片的工作频率选为32.768mhz，也作为位同步提取电路的本地高频时钟，另外，该时钟信号四分频后还作为过零检测电路的时钟。输入的单极性不归零码的码元速率为256kb/s。从输入信码中提取的位同步信号如图3所示，从波形上看，该全数字锁相环位同步提取电路能很好地从输入的信码中提取位同步信号。