具有多个电压轨的FPGA和DSP电源设计实例

不论依赖于传统PWM转换器的环路带宽还是依赖于磁滞转换器的固定的开关时间，所有POL直流/直流转换器都有有限的暂态响应时间。图8显示了低电流线性稳压器对输出负载电流变化(如一行引起DSP完成复杂运算的代码)的响应。

使用低ESR和低ESL(等效串联电感)的输出电容有助于减小暂态下垂。然而，为了帮助该转换器应付阶跃暂态，几乎总需要在该电源轨的输出端另外附加电容，并需要增加局部旁路电容。图9显示了负载阶跃暂态过程的传播和由解耦网络产生的抑制作用。不同容量的电容抑制不同频率的负载阶跃暂态成分，以至于POL转换器(从根本上说，其输入电源)被迫只能小幅度支持该阶跃负载的低频成分。例如，如果FPGA或DSP产生1000 A/μs的负载阶跃，由于解耦网络对该暂态的抑制作用，该转换器被迫只能对1A/μs的暂态做出反应。

小电容(在几皮法到1μF的范围)处理负载阶跃的高频成分。1到22 μF的电容处理中频成分，从47到1000μF的低ESR大容量电容处理低频成分。优化解耦网络(即把所增加的电容量降到最小)的常见方法是目标阻抗方法，参考文献4全面介绍了该方法。该方法要求设计者知道被供电器件的负载阶跃暂态的最坏情况(如在0.5 μs从200mA上升到2.2A或4A/μs阶跃的持续时间为10μs)并对POL转换器的暂态响应能力有所了解。

如果POL转换器的位置远离被供电的数字IC和/或板布局要求电源轨使用窄的箔线和/或小的过孔连接到负载，则需要为如图9所示的模型提供板电阻和电感的近似值。

对大多数FPGA和DSP应用来说，负载阶跃暂态的最坏情况大多是未知的，因而，使用经验法则来设计解耦网络更为简单一些。例如，常常根据数字IC所使用的电源引脚总数(或根据每个部分所使用的电源引脚数)按某个比例来放置各类电容(高、中、低频)。这种解耦网络设计方法是有效的，但趋向于过设计，没有充分利用线性稳压器的或开关转换器的暂态响应能力并因加入了额外的电容而占用较大的板空间。

可以采用经验法则相互独立地完成解耦网络和POL转换器的设计。但这种方法存在一个风险，POL转换器可能会因为解耦网络的附加电容而变得不稳定，因而需要对该转换器在输出端的总电容进行补偿。TI公司在power.ti.com/swift网址提供的参考文件和设计软件可以对转换器的设计和补偿提供帮助。人为地把一个负载阶跃暂态加到转换器的输出端并观察因该转换器响应该暂态而产生的输出电压振铃(振荡)是另一种确定转换器稳定性的方式。作为一个经验法则，如果该转换器在进入稳态之前振荡三次以上，则认为系统濒临不稳定(欠阻尼)。如果响应较慢且没有振铃或超调，则可认为系统是非常稳定的(过阻尼)。

PC处理器可以发生多个在1000A/μs的范围内的负载阶跃暂态，所以既需要保证POL转换器的暂态过程短也需要较大的解耦网络。为降低解耦网络的成本并减小它所使用的板空间，PC母板制造商现在使用目标阻抗方法(或类似方法)来减少电容的数量和充分利用直流/直流转换器的暂态能力。与PC处理器相比，目前单独的FPGA和DSP应用的功率和开关速度均较低。所以，除非FPGA或DSP产生类似于PC处理器的负载阶跃或解耦网络的尺寸太大或成本太高，确定解耦网络尺寸的经验法则是在设计的最优度和快速上市之间进行合理的折衷。

本文小结

对于多轨应用，要在线性稳压器和各种类型的开关转换器之间做出合适的选择，不仅需要综合考虑尺寸、效率和成本，也必须考虑通电顺序和启动电流管理等问题。另外，为了在负载阶跃暂态过程中保持调节，转换器很可能需要借助于解耦电容。