电子产品面板控制芯片的后端设计

2．3 布局
布局就是放置电子产品面板控制芯片中各个标准单元位置的过程，在布局期间要求优化一个特定的目标函数，这个目标函数通常包括时序、连线长度、拥塞等。本设计采用时序驱动布局将关键路径上的单元放得很近，以缩短连线长度来减小关键路径时延。但为了减少拥塞度，要把连线均匀地分布在版图上，以避免局部拥塞的现象，因此对布局时的最大密度设置为50％。通过对时序分析和阻塞分析，可知这种做法既达到时序收敛，又不会出现拥塞，布局效果良好。
2．4 时钟树综合
由于同步设计电路中所有的操作都需要时钟控制来实现同步，而时钟网络在所有信号网络中负载最大、走线最长、要求最苛刻，因此时钟树综合的质量直接影响芯片的性能。时钟树综合的目的在于控制时钟传播延迟、时钟偏移和跳变时间。较大的时钟延迟对解决电路的建立时间问题不利，较大的时钟偏移会增加寄存器锁存不稳定数据的几率，而控制好跳变时间有利于优化时钟树的功耗。本设计先采用在自动CTS模式下，根据时钟树规格文件中的时序约束自动决定级别数和缓冲器数，然后根据设计中的具体情况用手动方式修改级别数、缓冲器类型以及所连接的寄存器，以达到尽可能好的效果。通过比较时钟树综合报告文件可知，在自动模式下，时钟偏移为0．13 ns，通过手动修改后时钟偏移为0．078 ns，时钟树综合结果显示，如图3所示。

2．5布线
SOC Encounter在布线时分为两个阶段完成：预布线和详细布线。预布线时布线工具把整个芯片划分为多个较小的区域，布线器只是估算各个小区域的信号之间最短的连线长度，并以此来计算连线延迟和每个区域的布线拥塞程度，这个阶段并没有生成真正的版图连线。详细布线时考虑信号完整性和时序驱动，同时可修复天线效应、串扰影响和设计规则违反。详细布线工具寻找并修复短路和开路的线，同时完成布线后优化。在详细布线时，Routing Track定义，布图规划，setNanoRouteMode命令参数设置的冲突会引起线的开路。出现开路情况后使用verifyTracks命令可以诊断标准单元的线的开路问题，能报告出在Blockage内部引脚的距离太远，引脚未对齐，引脚在Stripes下面等问题。通过对报告分析，了解原因后进行布局调整直到解决问题。
2．6 可制造性设计
可制造性设计包括消除天线效应(NEC0．35CZ6H工艺不需要)、加Core填充单元(FILL1，FILL2)、优化接触孔、加金属填充满足金属密度要求。
默认情况下是使用单孔进行上下层之间的连接，在空间允许的情况下可使用双孔或多孔进行连接，使用双孔或多孔的目的是减少过孔电阻、减少电迁移引起的失效，有利于时序收敛和提高良率。布线工具会利用：Multiple-cut Vias或Fat Vias替换掉信号过孔达到优化过孔的目的。详细布线时利用插入Multi-Cut Via或Fat Vias修复串扰。
版图是由一行行等高Row组成，由于Row放置标准单元的利用率不可能达到100％，因此在Row中标准单元之间可能会有大小不等的间隙，这些间隙若不用填充单元进行填充，则在物理验证工具进行设计规则检查时会产生大量DRC违规，解决办法是加Core填充单元(FILL2，FIL-L1)。
根据CZ6H工艺中的金属密度填充规则对所有金属层加入考虑时序的金属填充，这样可尽量避免在时钟和信号线周围加入金属填充，而更多的是加在电源和地线周围。