基于EPM1240的SDRAM控制器的设计
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2．3 突发长度模块
突发长度也使在模式寄存器中设置的，它的内部实质是4位递增计数器，这一计数器监视读写突发工作时的时钟周期数，原理与2位递增计数器相同。
突发长度可以是1、2、4或者8，突发(Burst)是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元(列)的数量就是突发长度。
2．4 地址转换模块
地址发生器将微处理器提供的地址按照要求的格式映射到移动SDRAM设备上。命令模块接收控制接口模块输入的解码后的命令和刷新控制单元发出的刷新请求命令，产生合适的SDRAM操作命令。
该模块包含一个简单的仲裁逻辑单元，仲裁主接口和刷新单元发出的命令，刷新请求的优先级最高。当刷新单元和主接口同时发出命令时，仲裁单元挂起主接口的命令直到刷新操作执行完毕；若主接口发出的命令正在执行时，仲裁单元挂起刷新命令直至正在处理的操作执行结束。仲裁单元接收控制接口模块发出的命令后，命令产生单元根据接收到的命令产生合适的SDRAM控制信号。命令产生单元基于三个移位寄存器产生正确的时序：第一个寄存器控制SDRAM激活命令的时序；第二个寄存器控制SDRAM读写时的时序；第3个用于产生命令延时，以便决定所请求的命令是否执行完毕。它根据状态分别产生块和行列地址，并传送到移动SDRAM设备上。
地址发生器的输入输出如下：
clk是系统的主时钟输入，addr是输入的地址信号，pr_state是输入的当前状态，这3个信号均由微控制器提供。地址发生器接收来自微控制器的命令，把命令转换成SDRAM能够理解的状态信号，地址发生器根据状态信号产生相应的地址选择SDRAM的行或列进行操作。
3 系统的设计与实现
选择ALTERA公司MAXⅡ系列的EPM1240芯片，用CPLD方式实现SDRAM接口。接口仿真时序图如图5所示。本文引用地址：https://www.eepw.com.cn/article/161059.htm
SDRAM接口仿真波形图如图5所示，其中sd_clk_97为操作SDRAM的时钟，sd_cke_98，sd_csn_99，sd_casn_103，sd_rasn_105，sd_wen_106分别为时钟使能信号，片选信号，列选通信号，行选通信号和读写使能信号。sd_ba是SDRAM的2位Bank地址线，sd_a_是SDRAM的13根地址线。data为SDRAM的16位输入／输出双向数据线。
4 结论
在SDRAM的接口设计中，刷新的实现一直是一个关键问题。选用CPLD产生控制SDRAM的时序，实现对SDRAM的各种操作。应用Verilog语言和QuartusⅡ软件实现了SDRAM的接口设计，在QuartusⅡ软件环境下模拟了STM32系列单片机对SDRAM的读写操作时序，读写速度达到100MHz，可以在STM32系列单片机扩展64 MBit的SDRAM，其中SDRAM的地址线为13根(行地址线13根，列地址线9根)，Bank地址线2根，数据线16根。
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