异步FIFO在FPGA与DSP通信中的运用 作者： 时间：2011-04-18 来源：网络 加入技术交流群 扫码加入和技术大咖面对面交流海量资料库查询 收藏 <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a635e61e&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a576c0a2&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 实现该FIFO的关键部分Verilog代码如下： 需要说明的是，在产生写满标志时，由于采用格雷码，写满标志判断的条件是：如果读写指针的最高两位不同，其余位相同，则为写满状态。为了说明简便，以4位格雷码表示深度为8的FIFO为例，当读指针指向第7个地址时，读指针为0100，此时若写指针指向第8个地址，则写指针为1100，此时两者仅最高位不同而其余位相同，但此时FIFO并不是处于写满状态，这与前文所叙述的用二进制码表示的读写指针判断方法是有区别的。当写操作写满一圈，第二次到达地址7时，此时的写指针为1000，可以看出，此时两者的最高两位不同，而其余位相同，这时FIFO真正处于写满状态。 上一页 1 2 3 下一页
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