基于嵌入式的电缆故障检测仪设计

　　3 硬件设计

　　以Altera公司的Cyelone II系列FPGA器件EP2C20为核心，利用其Nios软核功能设计了微处理器，并完成了相关电路的设计。通过编程FPGA器件定制脉冲发生、高速时钟以及高速数据存储FIFO等模块，以此为基础设计了脉冲发送和接收电路以及高速数据采集和处理电路。

　　3.1 微处理器系统

　　简单来说，Nios是一种处理器的IP核，设计者可以将它放到FPGA中。Nios软核处理器是一种基干流水线的精简指令集通用微处理器，时钟信号频率最高可达75 MHz。采用Flash来存储启动代码和应用程序，当系统复位或加电启动时，Flash中的启动代码将被执行。采用SDRAM存储应用程序的可执行代码和数据，为程序提供运行空间。Nios软核与Flash和SDRAM的连接在FPGA中的设计如图2所示。

图2 Nios软核与Flash和SDRAM的连接在FPGA中的设计

　　3.2 探测脉冲的产生

　　故障检测所用脉冲信号的宽度为20～100 ns，FPGA的工作时钟可以达到200 MHz，在其中生成减法计数器可产生满足脉宽要求的脉冲信号。减法计数器产生脉冲的幅度受限于FPGA的工作电平，对检测来说是不够的，因此从FPGA中出来的方波脉冲还要经过放大，才可以耦合到被检测线缆中去。SN74LVC4245A用作电平转换。sta和pulse_input均来自FPGA。本设计采用的是5 V脉冲幅度，脉冲的馈送采取了晶体管射极驱动的方式。这种驱动方式比较简单，适用的器件也比较多。

　　3.3 A／D转换电路

　　检测脉冲的宽度为20～100 ns，相应的数据采样率在20 MHz和100 MHz之间变化，一般的A／D芯片很难满足采样的要求，而用多片A／D芯片在成本和设计上都比较困难。这里选用美国NS公司的ADC08100，其采样速率为20～100 Msps，此时采样的功耗为1.3 mW／Msps，采样的功耗会随着采样时钟增加而增加，但是采样的特性不会受到影响，因此在采样率多样的系统中一个芯片可以起到多个芯片的作用。根据采样速率的不同，通过一个时钟控制模块产生相应的采样时钟信号，使芯片工作在所要求的速率之下，既可以节约成本，又可以简化设计。ADC08 100和FPGA配合使用，可以方便地改变采样时钟，具有很大的灵活性。