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数字下变频的FPGA实现

—— A Digital Down Conversion Based on FPGA
作者:郑传家 屈德新 邱晓军 周铁 解放军理工大学通信工程学院时间:2008-12-23来源:电子产品世界

摘要:本文介绍了数字下变频的组成结构,并通过一个具体的实例,给出了实现的具体过程。
关键词:;数字下变频;VHDL

本文引用地址:http://www.eepw.com.cn/article/90424.htm

引言

  数字化中频(DIF)频谱分析仪在高中频实现数字化处理,具有分析带宽大、RBW小、测量时长短,可对复杂信号实施时—频分析的功能,因而得到越来越广泛的应用。但由于现有的数字信号处理器(DSP)处理速度有限,往往难以对高速率A/D采样得到的数字信号直接进行实时处理。为了解决这一矛盾,需要采用数字下变频(DDC)技术,将采样得到的高速率信号变成低速率基带信号,以便进一步的分析处理。用现场可编程阵列()来设计数字下变频器有许多好处:FPGA在硬件上具有很强的稳定性和极高的运算速度,在软件上具有可编程的特点,可以根据不同的系统要求,采用不同的结构来完成相应的功能,具有很强的灵活性,便于进行系统功能扩展和性能升级。

数字下变频

  数字下变频的主要目的是经过数字混频将A/D转换输出的中频信号搬移至基带,然后通过抽取,滤波完成信道提取的任务。因此,数字下变频器由本地振荡器(NCO)、混频器、抽取滤波器和低通滤波器组成,如图1所示。


图1  数字下变频原理图

  A/D变换后的信号分成两个信号,一个信号乘以正弦序列(同相分量),下变频至零中心频率上,通过抽取滤波器、整形低通FIR滤波形成与原信号相位相同的信号;另一路信号乘以经过90度相移的正弦序列(正交分量),同样是下变频至零中心频率上,再通过相同的抽取滤波器、整形低通FIR滤波器,形成与原信号正交的信号。这样,DDC输出的低速率、零中频的正交的两路信号送往DSP等数字信号处理器进行后续的数字处理。

DDC的FPGA

  以某中频数字化接收机为例来说明如何实现基于FPGA的数字下变频器。输入信号为中频26MHz,带宽500KHz的调频信号,该信号经过A/D变换之后送到DDC(A/D采样精度为8位,采样率20MHz),要求DDC将其变换为数字正交基带信号,并实现10倍抽取,即输出给基带处理器的数据速率为2MSPS,最后再经过16阶FIR滤波器进行信号整形。

NCO的实现

  NCO采用直接数字合成(DDS)的方法实现,目前常见的技术有查表法和CORDIC计算法,本设计采用查表法来实现NCO,其原理图如图2所示。


图2  NCO原理图

  32位累加器由一个32位的加法器和一个32位寄存器组成,在时钟的作用下,加法器通过寄存器将输出数据送入到加法器的一个输入端,与32位的频率控制字进行相加运算,得到一个有规律的相位累加结果。由于正弦值在一个周期内取有限个采样值,大于2pi部分的正弦值只是这有限数值的重复出现,因此,当累加结果大于FFFFFFFFH是,不需产生进位,而是重新从00000000H开始累加。为了减小ROM的容量,根据相位截断技术,取累加器输出的高10位作为查表地址,但是这种实现方式,在降低成本的同时,也引入了杂散分量,影响了NCO的纯度。正弦值ROM中存储的是预先计算好的正弦波幅值,利用正弦波的对称特性,只需存储四分之一周期的幅值,再通过相应的转换即可恢复出整个周期的幅值。同时,由于余弦波和正弦波相位差为pi/2,可以很容易的实现余弦信号。其关键部分的VHDL代码如下:

process
 begin
  wait until clk=’1’;
  if add(8)=’0’ then
   address<=add(7 downto 0);
  else
   address<=”11111111”-add(7 downto 0);
  end if;
  if add(9)=’0’ then
   qou(7)<=’0’;
   qou(6 downto 0)<=q;
  else
   qou(7)<=’1’;
   qou(6 downto 0)<= ”1111111”-q;
  end if;
 end process;

抽取滤波器的实现

  CIC积分梳状滤波器是实现高速抽取非常有效的单元。CIC滤波器的系统函数为:

  式中D即为CIC滤波器梳状部分的延迟,滤波器系数都为1。从上式可以看出CIC滤波器的实现非常简单,只有加减运算,没有乘法运算,FPGA实现时可达到很高的处理速率。但是,单级CIC滤波器的旁瓣电平只比主瓣低13.46dB,这就意味着阻带衰减很差,一般是难以满足实用要求的。为了降低旁瓣电平,可以采取多级CIC滤波器级联的办法解决。在CIC滤波器的实现过程中,需要给内部寄存器提供足够的位宽,其计算公式为:

  其中N为级数,M为延迟,R为抽取倍数。
本设计中,CIC滤波器需要完成10倍的抽取,采用4级级联来实现,由于输入、输出数据均为8bit,故内部寄存器所需的最大位宽为,旁瓣容限可达到4×13.46=43.44dB。
CIC滤波器实现的关键是抽取器的分频设计,其VHDL代码如下:
signal count : integer range 0 to 9;
signal clk2 : std_logic;
if (count=9) then  --抽取器分频实现
     clk2<=’1’;
    else
     clk2<=’0’;
    end if;
  
   comb : process     --抽取器代码
    begin
     wait until clk2=’1’;
     i3d1<=c0;
     …………
     c4<=c3/2-c3d1;
    end process comb;

低通滤波器的实现:

  数字下变频器的最后一个模块是低通FIR滤波器,主要用来对信号进行整形滤波,消除信号中存在的噪声。本设计采用并行结构的FIR滤波器,由2个8阶滤波器级联实现16阶的滤波器,由预相加模块、查找表模块和移位相加模块组成,结构图如图3、4所示。


图3  16阶FIR滤波器的级联结构图


图4  FIR滤波器子模块结构图


图5  16阶FIR滤波器响应曲线图


图6  DDC实现的结构图

  这种结构的滤波器结构简单、易于实现,很容易扩展成高阶滤波器。首先通过MATLAB中的Fir DesignTool工具得到滤波器的系数图表(表1)。利用线性FIR滤波器抽头系数的对称性,通过加法器将对称的系数进行预相加,从而降低硬件规模。根据分布式算法原理,通过将抽头系数的所有可能组合固化在ROM中,利用查找表来代替乘法器。利用预相加模块产生的地址来查找ROM表,并将相应的数值进行移位相加,从而得出正确的结果。

表1  16阶FIR滤波器系数

DDC系统的实现

  利用上述的各个模块,可得到DDC系统的实现结构图如图6所示。

  整个系统在Cyclone系列芯片EP1C6Q240C8上实现,其FPGA综合结果图7所示。


图7  DDC系统的Quartus综合结果


图8  系统时序测试结果

  时序测试图(图8)中,黄色为系统时钟波形,绿色为NCO产生的正弦波时序波形,蓝色为抽取滤波器输出的时序波形,粉红色为FIR滤波器输出时序波形。从示波器显示的时序图可以看出抽取滤波器输出波形的延时最大,大约为14ns左右,这和软件仿真的结果比较吻合,仿真中抽取滤波器输出的延时为16.47ns。故抽取滤波器是制约系统时钟速率提高的关键因素。

结语

  本文介绍了一种应用于数字化中频频谱分析仪的数字下变频电路,整个电路基于FPGA实现,结构简单,易于编程实现。
  
参考文献:

[1] Uwe Meyer-Baese著. 刘凌,胡永生译. 数字信号处理的FPGA实现[M]. 北京: 清华大学出版社. 2002年
[2] 杨小牛,喽才义,徐建良.软件无线电原理与应用[M].北京:电子工业出版社.2001年
[3] 刘朋全.基于FPGA的FIR数字滤波器的设计和实现[硕士学位论文].西安:西北工业大学. 2006年3月
[4] Kevin Skahill著,朱明程,孙普译,可编程逻辑系统的VHDL设计技术。东南大学出版社,1998年
[5] Wen Bi-yang. DDC Design by Using FPGA in HF OSMAR. 3rd International Conference on Computational Electromagnetics and Its Applications Proceedings. 2004

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关键词: FPGA 200812

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