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SoC存储器的智能电源连接方法

作者:时间:2013-12-09来源:网络收藏

本文引用地址:http://www.eepw.com.cn/article/258465.htm

简介

设计也面临着一系列的难题和挑战,其中出现的最大挑战之一是硬核IP模块集成和验证。随着技术的扩展,设计并集成IP模块变得越来越难。在深亚微米技术设计中,往往会对功能性造成显著的影响。

本文介绍了一种新的方法,使用这种方法可以带来非常稳健的内部电网结构。凭借强大的设计技术,该方法能带来出色的硅结果,单端口高速RAM上的8Kx72切口最低电压可低至0.52V。

基本架构

通常包含四个基本模块——控制器、解码器、阵列比特单元和输入/输出端。大部分吸收较多电流的大型驱动器都被置于输入/输出端、解码器和控制模块中。因此,为使各模块正常运作,我们需要确保每个驱动器有足够的电压来保证正常运行。

基本模块图图1:存储器基本模块图

图字:阵列;解码器;阵列;输入/输出端;控制器;输入/输出端

系统芯片存储器的连接指南

1.一般方法

一般地,存储器所有者会以电网的捆扎频率的形式向设计电源连接的设计人员提供所有电源轨的指导大纲。捆扎频率定义了给定电源线上的两个连续金属带(一般在顶端金属)之间的距离。在建造电网时按照捆扎指导大纲操作,可确保几乎所有驱动器可获得足够的工作电压,实现良好的性能。

在图2中,M4的供电轨是垂直的,应与水平的M5相连接。目标存储器中存在着多个电源域,如VSSA、VDDP、VSS和VDDA等等。

图2:系统芯片的电源连接结构图
图字:要求每个电源网的金属5捆扎频率为50微米;系统芯片级金属5;存储器级金属4;VIA4将金属5与金属4相连接

将捆扎频率作为唯一决定因素会导致的问题

假设对于某项特定的技术,规定了一个50um的捆扎频率。也就是说,每隔50um就应当重复电源线以确保恰当的功能和输出。在这种情况下,只有一个电源线的驱动(VDD、VSS)是受IR压降影响最严重的,因此这些装置可能会出现异常行为。

在图3中,分频器3和分频器1只分到一根VDD/VSS电源线,因此可能无法获得足够的电压来确保正常的运作。此处,分频器2有多个电源线,因而可以正常运行。

在单块存储器中,仅仅使用strapping技术也许足以确保正常的运行。然而,对于多组架构的储存器或较长、较宽的存储器而言,仅仅使用strapping技术是不足以实现IR压降要求的。因此,在这种情况下,除了strapping之外,我们还需要使用其他方法来帮助我们实现IR的压降目标。

图3:长型存储器的电源连接
图字:分频器1;分频器2;分频器3;M5上的Vdd导轨;M5上的VSS导轨;M4上的VDD/VSS

2.建议方法

为了使这些器件(分频器)能够正常运作,应当引入偏移量的概念,并且应当在整个存储器编译器进行IR压降分析,包括所有可能的组合(如冗余、源偏置、DVFS和BIST等等)。下面将对以上概念进行详细说明。此处偏移量被定义为顶层金属的第一电源线和内存实例顶部之间的距离;或顶层金属的最后一跟电源线和内存实例底部之间的距离。因此,在制作存储器电网时,同时利用偏移量和strapping的概念可以改善IR的压降水平。

图4:20微米偏移量的电源连接

选择合适的偏移值

按照规定,偏移值应该总是比捆扎频率要少得多。这样的偏移值可以确保某个给定内存块中的所有分频器都能有一个以上的电源线,从而获得足够的正常运行所需的电压。

下面讨论的一种方法可以用来为某个给定的存储器选择正确的捆扎频率和偏移值。

如何确定捆扎频率

情况1:连续的控制电源/接地导轨。

第1步:对各种捆扎频率进行IR压降分析,直到IR压降在IO区停止。应将该频率作为SFIO.

第2步:继续分析IR压降直到IR压降在管制区内停止。应将该频率作为SFCO.

第3步:实际捆扎频率= SF =最小值(SFIO,SFCO)。

情况2:非连续的控制电源/接地导轨。

第1步:对各种捆扎频率进行IR压降分析,直到IR压降在IO区无法继续。应将该频率作为SFIO.

第2步:继续该分析直到IR压降在管制区内停止。其中,电源strapping线在控制区以外运行,到达不连续的存储器电源线的末端,以找到控制区捆扎频率的最大可能值。应将该频率作为SFCO.

第3步:实际捆扎频率= SF =最小值(SFIO,SFCO)。

分频器相关文章:分频器原理

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